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审定成 绩 ： 集 成 电 路 设 计 报 告 题 目： 集 成 电 路 认 识 学 生姓名 班 级 院 别 专 业 学 号 指 导老 师 设计时间 硬件描述语言对集成电路设计的作用 80 年代以来，采用计算机辅助设计 CAD 技术设计硬件电路在全世界范围得到了普及 和应用。一开始，仅用 CAD 来实现印刷板的布线，以后才慢慢实现了插件板级规模的设计 和仿真，其中最具代表性的设计工具是 OrCad 和 Tango ，它们的出现使电子电路设计和印 刷板布线工艺实现了自动化。但这种设计方法就其本身而言仍是自下而上的设计方法，即 利用已有的逻辑器件来构成硬件电路，它没有脱离传统的硬件设计思路。 随着集成电路规模与复杂度的进一步提高， 特别是大规模、 超大规模集成电路的系统集 成，使得电路设计不断向高层次的模块式的设计方向发展， 原有的电原理图输入方式显得不 够严谨规范， 过多的图纸和底层细节不利于从总体上把握和交流设计思想； 再者， 自下而上 的设计方法使仿真和调试通常只能在系统硬件设计后期才能进行， 因而系统设计时存在的问 题只有在后期才能较容易发现， 这样， 一旦系统设计存在较大缺陷， 就有可能要重新设计系 统，使得设计周期大大增加。基于以上电原理图输入方式的缺陷， 为了提高开发效率， 增加 已有成果的可继承性并缩短开发时间， 大规模专用集成电路 ASIC 研制和生产厂家相继开发 了用于各自目的的硬件描述语言。其中最具代表性的就是美国国防部开发的 VHDL 语言和 Verilog 公司开发的 Verilog HDL 以及日本电子工业振兴协会开发的 UDL／I 语言。 1987 年 12 月 10 日， IEEE 标准化组织发布 IEEE标准的 VHDL,定为 IEEE Stdl076 — 1987 标准 ( 该标准是从 1983 年 8 月美国空军支持并开发的 VHDL7．2 版发展而来 ) 。这使得 VHDL 成为唯一被 IEEE 标准化的 HDL语言，这标志着 VHDL 被电子系统设计行业普遍接收并推广 为标准的 HDL语言。许多公司因而纷纷使自己的开发工具与 VHDL兼容。由此可见，使用 VHDL 语言来设计数字系统在一定程度上是电子设计技术的大势所趋。 利用 VHDL设计硬件电路的优点是 : 1) 设计技术齐全、方法灵活、支持广泛 VHDL 语言可以支持自上而下和基于库的设计方法，还支持同步电路、异步电路、 FPGA 以及其他随机电路的设计。目前大多数 EDA工具几乎在不同程度上都支持 VHDL语言。这给 VHDL语言进一步推广和应用创造了良好的环境。 2 ）系统硬件描述能力强 VHDL 具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。 3）VHDL语言可以与工艺无关编程 VHDL设计硬件系统时，可以编写与工艺有关的信息。但是，与大多数 HDL