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数字跑表 VerilogHDL 程序 顶层模块 module paobiao(CLK,CLR,PAUSE,CLK,CLK1); input CLK,CLK1; // 100Hz 基准时钟， 1kHz 数码管扫描时钟 input CLR, PAUSE; output[3:0] MSH,MSL,SH,SL,MH,ML; reg[3:0] MSH,MSL,SH,SL,MH,ML; wire[3:0] dec_in; jishi jishi(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); count10 count10(CLK,CLK1); decode4_7 decode4_7(decodeout,dec_in); segscan segscan(dec_in,MSL,MSH,SL,SL,ML,MH); endmodule 时基分频器模块 module count10(CLK,CLK1); input CLK1; output CLK; reg[