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1、时序逻辑电路设计的状态化简 1、时序逻辑电路设计的状态化简 PAGE / NUMPAGES 1、时序逻辑电路设计的状态化简 时序逻辑电路设计的状态化简 时序逻辑电路设计的一般步骤是 : ( 1)逻辑抽象 ,画出电路的原始状态转换图、状 态转换表。 ( 2)状态化简。 ( 3)状态编码 (即二进制状态分配 ) ,进而作出状 态转移表。 ( 4)选定触发器类型 ,求出电路的逻辑函数表示式 (状态方程、驱动方程和输出方程 )。 ( 5)画出逻辑图 ,检测设计的电路能否自启动。 这种方法具有一般性 ,例 1 也是依此完成设计的。尽管时序电路设计的一般方法至今还不是很完善 ,如步骤 1,对具体问题要做具体分析 ,没有一个一般方法可以解决 ;对步骤 3,则往往需经过多次比较 ;但步骤 2 和 4 还是有比较完善的方法。设计电路时 ,应根据具体情况灵活处理。就状态化简而言 ,可以通过观察法、画蕴含表等方法进行化简 ,其前提是保证化简前后的电路必须等效 ,即逻辑功能必须相 同,这就不存在状态化简有可能使电路产生错误输出的问题。同一个时序电路的 两个状态 S i 和 S j,不论加入何种形式的输入序列 ,若所得到的输出序列总是相同 的,则 Si 和 S j 称为等效状态。从输入、输出角度来看 ,两个等效状态是无法区 分、可以合并的。实际上 ,依图 1 未化简的状态图进行电路设计 ,取触发器状态 Q1 Q0的 00、01、10 和 11 分别代表 S 0、S 1、S2 和 S3 ,则有所得电路如图 6 所示。 串行数据检测器的设计 111 1 / 2 图 4 用未化简状态图设计的检测电路逻辑图其逻辑功能和图 3 所示电路的逻辑功能是完全 一致的。两个电路的内部结构不同 ,但却具有相同 的外部性能。也就是说 ,对于所有各种输入序列 ,它 们都具有相同的输出序列。仿真、实验 ,同样出现图 4、图 5 的问题 2 / 2