电子技术-Speedster7t FPGA芯片中GDDR6硬核控制器详解（图文）.pdfVIP

Speedster7t FPGA 芯片中 GDDR6 硬核控制器详 解  为了适应未来硬件加速、网络加速对片外存储器的带宽需求，目前市面 上的高端 FPGA 主要采用了两种解决方法。第一种最常见的就是 HBM2 高带宽存 储器，第二种是 GDDR6 存储器。 1. 概述 为了适应未来硬件加速、网络加速对片外存储器的带宽需求，目前市面上的 高端 FPGA 主要采用了两种解决方法。第一种最常见的就是 HBM2 高带宽存储器， 2016 年 1 月，HBM 的第二代技术HBM2 正式成为工业标准。集成了 HBM2 存储器的 高端 FPGA 可以提供高达 460GB/s 的带宽，但是因为HBM2 技术工艺要求高，目前 芯片的良率和产量都会受到很大的影响，所以集成 HBM2 的高端FPGA 成本一直居 高不下。第二种是 GDDR6 存储器，2018 年，GDDR6 发布，数据速率达到了 16Gbps。 Achronix 看中了 GDDR6 在数据存储中的带宽优势，在新一代 7nm 工艺的 Speedster7t FPGA 集成了 GDDR6 硬核控制器，最高可支持高达 512GB/s 的带宽， 同时可以有效地控制使用成本。 2. Speedster7t FPGA 中的 GDDR6 控制器 Achronix 的 Speedster7t FPGA 集成了 8 个 GDDR6 的硬核，如图 1 所示。 图 1 Speedster7t FPGA 架构 每个 GDDR6 的硬核支持双通道。总的带宽是 16Gbps x 16(位宽) x 2(通 道) x 8(控制器)/8 = 512 GB/s，每个控制器有两个独立的访问通道，每 个通道的数据位宽为 16位。这些 GDDR6 控制器和 PHY 都是硬 IP，无需消耗FPGA 中的可编程逻辑资源，也无需面对布局布线所带来的时序收敛挑战。这些特征共 同使GDDR6 方案成为当前高端 FPGA 性能和成本兼顾的绝佳选择。 3. GDDR6 子系统概述 Achronix Speedster7t GDDR6 子系统包括 GDDR6 PHY 和 GDDR6 控制器， 全部采用了硬核设计。整个子系统包括 GDDR6 PHY IP、GDDR6 控制器 IP、时 钟和复位模块，APB 接口和 AXI4 用户接口可以连接到二维片上网络（2D NoC） 或者内部编程逻辑，如图 2 所示。 图2 Speedster7t GDDR6 子系统框图 时钟和复位模块用来产生支持 GDDR6 PHY 和 GDDR6 控制器的时钟以及所需 的复位信号，它的输入时钟来自于FPGA 片上的 PLL。对于数据速率为 16Gbps 的 GDDR6，控制器时钟为 1GHz，PHY 时钟为 500MHz，命令地址时钟跑在 2GHz， word clk 也就是 WCLK 运行在 8GHz，其他速率需要的时钟如表 1 所示。 GDDR6 控制器 IP 支持两个通道，每个通道为 16bit 位宽。两个通道独立访 问不同的GDDR6 空间。控制器的用户接口为标准的 AXI 协议，可以连接到二维片 上网络上或者直接连到内部的可编程逻辑。在另外一边，控制器和 PHY 的接口为 DFI4.0 接口。 表 1 GDDR6 支持的时钟频率模式