cadence约束规则设计归纳.pdfVIP

1， 添加库： setup/user preferences/paths/libraby 里面修改 padpath 和 psmpath 。如图 2，线宽约束 默认线宽 DEFUALT ：8mil ，过孔选择： VIA100-50-120 电源线宽： 20mil Setup/constraints/physical/all layers option/create/physical cset/LW_20MIL 。 把电源网络，地线，晶振管脚设置成 LW_20MIL 在 net/all layers 下，将 VCC12N,VCC12P ,VCC1V2,VCC3V3 ，VCC5V ,GND,GND1V2 ， CYVDD,OSC_POWER 设置成 LW_20MIL LW_12MIL 的线宽同上。过孔为 VIA60-35-95 ，将 CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN 设置成 LW_12MIL 3，线间距约束 在 spacing constraints set/all layers 下 创 建 Spa