基于VHDL的FIR数字滤波器.docxVIP

本报告分两局部： 1 由matlab计算FIR数字滤波器的滤波系数； 2 用VHDL语言设计逻辑电路，再通过QUARTUS II 软件，将各个模块的电路封装成期间，在顶层设计中通过连线，完成整个系统。 所有源程序在本文档同一文件夹下的fir文件中。 FIR数字滤波器的系数计算。 这里通过MATLAB的Fdatool软件实现。 输入数据S(n)为9位，输出y(n)为10位的低通滤波器 数据：各个参数如下： Lilter Typer lowpass FIR Window kaiser 阶数：15， 滤波类型为：直接型FIR FIR滤波器的幅频响应 相频响应 FIR滤波器的冲击响应 滤波器系数 对系数进行调整，整数化： Num = 0.3594 0.8281 0.8281 0.3594 0.0977 -0.1758 Num*(2^8) ans = Columns 1 through 10 Columns 11 through 16 FIR数字滤波器的VHDL实现 根据作业要求，S(n)为9位，y(n)为10位的低通滤波器。数据： -19,6,29,3,-45,-25,92,212,212,92,-25,-45,3,29,6,-19 阶数：15， 滤波类型为：直接型FIR FIR滤波器的原理图设计如下： 设计原理： 一 概要 我的原理说明是根据上面原理图的设计顺序逐步进行的。 1 存放器〔延时器〕。 原理图上标有dff9的器件。输入9位数据，通过dff9的D触发存放器，到达延时的作用。 2 第一级加法器 数据通过add9910,就是9位数字输入，10位数字输出加法器，完成第一级相加运算，因为此题是16阶FIR数字滤波器，它的滤波系数有对称的关系，所以采用上面的第一级加法器，到达简化运算的效果。 3 乘法器 乘法器用来将数据乘以由matlab计算得到的滤波系数，此题的系数分别为：-19,6,29,3,-45,-25,92,212。 在乘法器设计时暂时没有考虑符号，符号问题由下面的减法器实现。即：假设系数符号为负，那么在下一级用减法器减去乘法器所得的数据。所有的乘法器为：mult19, mult mult 6, mult 29, mult 3, mult 45, mult 25, mult 92, mult 212。 4 第二级加，减法器 第二级加法器主要有add111414,add151415,add161717。add111414就是说11位数据加14位数据输出14位数据，说有的都是相同的命名规那么。减法器的作用是反映乘法器的负号的，对于负的滤波系数，在此相当于经过减法器相减。 5 第三级加，减法器 与上一级大体相同的原理。 6 输出 输出通过add141710，将上一级得到的14位和17位数据相加，再拿出相加结果的高十位作为输出。 到此，整个FIR数字滤波器设计完毕，下面详细说明各个局部的具体实现。 二 详细说明 我的说明是根据上面的概要逐一展开的。 我的设计是先编写各个功能的vhdl源文件，再生成功能模块，最后在顶层用原理图的设计方法连线，组成整个系统。 1 存放器〔延时器〕 设计中用D触发器组成存放器，实现存放功能。这里用来存放一组9位的二进制数据。 实现功能： 在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁。 源文件： ENTITY dff9 IS PORT( clk : IN STD_LOGIC; clear : IN STD_LOGIC; Din : IN STD_LOGIC_VECTOR(8 DOWNTO 0); Dout : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) ); END dff9; ARCHITECTURE a OF dff9 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=1 THEN Dout=000000000; ELSIF clear=0 THEN IF(clkEVENT AND clk=1) THEN Dout = Din; END IF; END IF; END PROCESS; END a; 2 第一级加法器 实现两个二进制数字的相加运算。当到达时钟上升沿时，将两数输入，运算，输出结果。 源文件： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; ENTITY add9910