100进制复位触发可逆计数器参照.pdfVIP

可编程逻辑器件应用 项 目 报 告 书 项目名称：一个带计数允许和复位端和可逆的 100 进制计数器 第 1 页 共 9 页 一、设计要求 3 二、设计目的 3 三、设计方案 3 四、设计程序 4 五、管脚分配 8 六、硬件下载实现现象描述 9 七、体会与收获 9 一、设计要求 第 2 页 共 9 页 （1）设计带计数允许和复位输入和可逆位的 100进制计数器。 （2）进行功能仿真； （3）下载并验证计数器功能； （4 ）按上述步骤设计 100 进制计数器； 二、设计目的 （1）设计一个带计数允许和复位端的 100 进制计数器。 （2）熟练掌握各种计数器类型模块的描述方法。 （3）能用计数器构成十进制、六十进制、十二进制等所需进制的计 数器。 （4 ）体会 EDA 技术的优点。 三、设计方案 这个设计总共需要 7 个进程，主要由两个分频， 2 个数码管位 置扫描， 1 个计数器，一个段显示和一个译码进程。 （一）、分频模块，分别是 1kHZ 和 2HZ 的分频，一个进行数码管扫 描，一个计数提供数码管段显示。 （二）、数码管位扫描，利用位选的方式产生对显示数码管的动态扫 描。 （三）、计数器，结合分频模块产生的 2HZ时钟频率实现计时器以 0.5s 的速度递加或递减。 （四）、数码管段显示，设计可以通过选择如复位，计数允许，可逆 来显示我们想要的效果。 ( 五）、译码显示模块， 结合数据数码管段显示的方法显出对应数字 第 3 页 共 9 页 的工作状态。 四、设计程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; 实体 entity jishu is port(en,rst,clk,a:in std_logic;en 为允许端，rst 为复位端 a 为递加递减的转换键 dian: out std_logic; 为数码管的小点输出端 duan:out std_logic_vector(5 downto 0);6个数码管的使能端 cout:out std_logic_vector(6 downto 0));数码管段显示端 end; 结构体 architecture one of jishu is signal clk_1k:std_logic; signal clk_2h:std_logic; signal cnt6:integer range 0 to 1; signal data:std_logic_vector(3 downto 0); signal dout:std_logic_vector(5 downto 0); signal s:std_logic_vector(6 downto 0); signal led1,led2:std_logic_vector(3 downt