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PAGE 1 PAGE 1 FPGA高速实时数据传输系统设计方案  信息时代的日新月异，督促着各种各样的数据信息快马加鞭，人们在要求信息传输得越来越快的同时，还要求信息要来得更加准时，于是高速实时的数据传输就成为了电子信息领域里一个永久不会过时的主题。但是，可以清晰地看到，当今动辄成百上千兆的数据流一股脑的涌入，任何一个高速数据传输系统的稳定性和安全性等方方面面的问题都面临着极大的挑战，稍有考虑不周之处就会引起各种各样的问题，因此如何能安全高效的对高速数据进行实时接收、存储、处理和发送正是此次设计方案的目的。  鉴于当前高速数据传输系统的设计方案大多是现场可编程门阵列（FPGA）加片外存储介质（SDRAM、SRAM、DDR等）的组合，于是本次设计方案同样采用这种组合方式，详细为一片FPGA、三片静态存储器（sram）和一片高速数据传输芯片。FPGA具有管脚多、内部规律资源丰富、足够的可用IP核等优点，用作整个高速数据传输系统的掌握模块极为合适，此次方案中选用Altera公司的高性价比Cyclone系列FPGA；静态存储器具有昀大的优点就是数据读取速度快，且掌握信号简洁易操作，昀适用于高速数据存储介质，方案选用ISSI公司的IS61LV51216型号的静态存储器，其处理速度和存储容量满意系统设计的需要；TI公司的TLK1501是此次设计选用的高速数据传输芯片，其传输能力非常强大，不仅能满意当前设计的传输速度需要，还留有充分的带宽余量，为以后的系统改进供应了条件。上述三种芯片是此次高速数据传输系统所要用到的主要组成部件，其详细连接方式等问题不作争论。  1．详细设计方案  实现整个数据流从接收、存储、转换直到发送的过程由图一可以看出，在接收端经由DVI解码芯片传输的解码数据包含24bit并行像素数据和三个同步信号——像素时钟Pclk、数据使能信号DE以及场同步信号Vsy，fpga内部的写缓冲区掌握器则会依据以上三个数据同步信号生成写缓冲区的写入地址，掌握24bit的像素数据信号存入写缓冲区中，并会在一段时间后向内存掌握器发送读恳求（wcache_rreq）以读出写缓冲区内的已写入数据，写缓冲区是由fpga自带的M4K块配置生成的双端口RAM结构，采用乒乓操作，这样整个内存读取和缓冲区写入过程是各自独立进行的，保证所写入数据的完整性，内存掌握器在接收写缓冲区掌握器发送的读恳求后，根据相应的写缓冲区地址读取数据，并将其写入片外静态存储器中，以上为像素数据的接收和存储过程；在发送端，帧同步产生及高速数据传输掌握器通过fpga自带的锁相环产生数据时钟Dclk、帧同步Fsy等信号，使读缓冲区掌握器产生对读缓冲区的读取地址，读缓冲区掌握器在产生读地址的同时，还会在一段时间间隔后向内存掌握器发送写恳求（rcache_wreq）以向被读过的读缓冲区部分写入新数据，同样读缓冲区也是双端口RAM结构，采用乒乓操作，保证被发送数据的连续完整，被读出的24bit数据经过一个24bit/16bit数据转换器转换为16bit并行数据之后才能输出给高速数据传输芯片，而内存掌握器在接收读缓冲区掌握器的写恳求后在片外静态存储器中读出相应地址的数据写入读缓冲区中，这样整个数据的接收、存储、转换到发送的过程得以实现。  图1高速数据传输系统模块框图  1.1写缓冲区掌握器的设计  由DVI解码芯片输入给fpga的像素时钟信号Pclk、数据使能信号DE以及场同步信号Vsy表示24bit并行像素数据的同步信息。例如：1024×512显示辨别率的图像，则在每两个场同步信号Vsy脉冲之间有512个“DE=1”的数据有效信号，而在每个“DE=1”的数据有效信号中有1024个Pclk像素时钟信号，如此可将输送的像素数据同步。  写缓冲区掌握器直接接收输入的DVI数据同步信号，在每个Vsy脉冲来时将写缓冲区写入地址清零，然后在“DE=1”时写缓冲区掌握器内的地址计数器计数有效，在每个Pclk上升沿进行计数加1操作，这样在每个DE有效时会产生一行的像素数据地址，再到下一个DE有效时地址计数器又会重新计数，如此循环，而写缓冲区会根据对应的地址将输入的24bit并行像素数据同步写入缓冲区内。写缓冲区掌握器会在地址计数器计数到半行数据地址的时候，向内存掌握器发送写缓冲区读恳求信号（wcache_rreq）和相应缓冲区地址，要求内存掌握器对已写入的半行像素数据以48bit并行数据格式进行读取，由于内存掌握器的等效操作时钟远远高于写缓冲区的写入时钟，因此内存掌握器会快速的将已写入的半行数据读出并停止读数，等待下一个wcache_rreq的到来，如此便形成了对写缓冲区的乒乓操作，保证了输入像素数据的正确和连续接收，避免