DDR的三大关键技术详解.docxVIP

PAGE PAGE 1 DDR的三大关键技术详解  2、数据选取脉冲（DQS）  DQS是DDRSD（RAM）中的另一项关键技术，它的功能是用来在一个时钟周期内精确?????的区分出每个传输周期，并便于接收方精确?????接收数据。每一颗芯片都有一个DQS（信号线），它是双向的，在写入时它用来传送由芯片发来的DQS信号，读取时，则由内存生成DQS向芯片发送。因此可以认为DQS就是数据的同步信号。   我们知道DDR之前的SDR就是使用clock来同步的，因此理论上，DQ的读写时序完全可以由clock来同步。但是，由于速度提高之后，可用的时序余量越来越小，而引入DQS是为了降低系统设计的难度和牢靠性，也就是可以不用考虑DQ和clock之间的直接关系，只用分组考虑DQ和DQS之间的关系，很简单同组同层处理。  DQ和DQS只是组成了源同步时序的传输关系，可以保证数据在接收端被正确的锁存，但是IC工作时，内部真正的同步时钟是clock而不是DQS，数据要在IC内部传输存储同样需要和clock（内部时钟比外部时钟慢）去同步，所以就要求全部的DQ信号还是同步的，而且和clock保持肯定的关系，所以就要掌握DQS和clock之间的延时了。   在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿，但数据的接收触发仍为DQS的上/下沿。  3、延迟锁定回路（DLL）  第三个关键技术是DLL技术，也就是延迟锁定回路。需要这种技术的缘由是，内外时钟的不同步问题。内外时钟不同步在SDRAM中就存在了，不过由于它的工作/传输频率较低，所以内外同步问题并不突出。但是，DDRSDRAM对时钟的精确性有着很高的要求，而DDRSDRAM有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上DDRSDRAM这两个时钟应当是同步的，但由于种种缘由，比如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的状况。我们熟识的DDRSDRAM的tAC就是由于内部时钟与外部时钟有偏差而引起的，它很可能造成因数据不同步而产生错误。   怎么解决呢？实际上，由于不同步就是一种正/负延迟，假如延迟不行避开，那么若是设定一个延迟值，如一个时钟周期，那么内外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不会肯定统一，所以需要依据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。  DLL主要的目的就是生成一个延迟量给内部时钟，来补充正负不同步造成的正负延迟。   有了这些技术就构成了内存帝国的最基本的元素，之后的DDR2，DDR3和DDR4以及（最新）的DDR5将以此为基础，内存的功耗及频率得到一次又一次的飞跃。 人：CC