vhdl设计深入剖析.pptxVIP

  • 8
  • 0
  • 约8.83千字
  • 约 51页
  • 2022-03-06 发布于上海
  • 举报
VHDL设计深入剖析会计学7.1 进程中的信号赋值与变量赋值 第1页/共51页对进程中的赋值行为要注意三点:1、信号的赋值需要一个δ延时。2、进程中赋值特点是,所有赋值语句,包括信号赋值和变量赋值,都必须在一个δ延时内完成(变量在δ延时前即已经完成赋值),在进程中的顺序赋值是以并行的方式“同时”完成的,因此是在执行到END PROCESS语句时才发生的,执行赋值操作和完成赋值是两个不同的概念。3、当在进程中存在同一信号有多个赋值源(即对同一信号发生多次赋值)时,实际完成赋值,即赋值对象的值发生更新的信号是最接近END PROCESS语句信号。7.1 进程中的信号赋值与变量赋值 第2页/共51页7.1 进程中的信号赋值与变量赋值 第3页/共51页7.1 进程中的信号赋值与变量赋值 第4页/共51页7.1 进程中的信号赋值与变量赋值 第5页/共51页e1执行赋值在前,c1执行赋值在后,但完成赋值时,变量c1获得0011值的时刻比e1获得1010值的时间早一个δ7.1 进程中的信号赋值与变量赋值 第6页/共51页muxval=0和muxval= muxval+1没有得到赋值,只有muxval=muxval+2得到赋值,因此muxval始终是一个未知值,结果只能被综合成随a和b变动的时序电路,导致muxval成为一个不确定的信号。7.1 进程中的信号赋值与变量赋值 第7页/共

您可能关注的文档

文档评论(0)

1亿VIP精品文档

相关文档