VHDL语言设计4选1多路选择器.docxVIP

PAGE PAGE # 4选1多路选择器的VHDL描述 要求：THEN语句和CASE语句实现4选1多路选择器，其中选择控制信号si和 s0的数据类型为STD_LOGIC_VECTORs仁?O?,sO=?O?;s仁?O?,sO=?1?;s仁？1?,sO=?0?和s仁？1?,sO=?1?时，分别执行y=a、yv=b、yv=c、yv=d。 一、解法1:用IF_THEN语句实现4选1多路选择器 (1)程序： LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYmux41IS PORT(a,b,c,d:INSTD_LOGIC; sO:INSTD_LOGIC; s1:INSTD_LOGIC; y:OUTSTD_LOGIC); ENDENTITYmux41; ARCHITECTUREif_mux41OFmux41IS SIGNALsOs1:STD_LOGIC_VECTOR(1DOWNTO0)定义标准逻辑位矢量数据BEGIN sOs1=s1sO;--s1相并sO,即s1与sO并置操作 PROCESS(sOs1,a,b,c,d) BEGIN IFsOs1=OOTHENy=a; ELSIFsOs1=O1THENy=b; ELSIFsOs1=1OTHENy=c; ELSEy=d; ENDIF; ENDPROCESS; ENDARCHITECTUREif_mux41; (2)编译的结果如下： LIBRARYIEEE； USEIEEE*STD_L.OGIC_1154.ALL; QENTITYmux^lIS BPORTINSTD_LOGIC； sD:IN5TDL0GIC; 31：INSTD^LOGIC； y：OUTSTD^LOGIC)； ENDENTITY_mux41; □ARCHITECTUREifmux^lOFIS SIGNALsOsl:STD_LOGIC_VECTOR(1DOWNTO0)；—定义标准逻辑位矢虽数据 □BEGIN 30sl=sl￡s0;一si相并sOf?Psl与出U并査操作 BPROCESS^sOsl^.bjc,ti) BEGIN RIFsOsl=，r00，rTHENy=a; HELSIFsDsl=rt01rfTHENy=b； DELS工FsOsl二,|b10，rTHENy=C； 10RELSEy=d; ENDIF； ENDPROCESS; ENDARCHITECTUREifmux41； 22 编译报告: FlowStatus Successful-卅gMay2322:24:4D20IB IIVersion 9.0Build13202/25/2009SJFullYersicn BevisioiiName Top~levelEntityN^jme mux41 Family FUST1OK Device EPFiaK10LC64-4 TimingModels Final MettiiDiingrequirkinents Yes Totallogic@1events 2/5T6(iK) Totalpins 7/59(12%) Totalmemcrybits 0/5,144〔0务) 二、解法2:用CASEg句实现4选1多路选择器 (1)程序： LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYmux41IS PORT(a,b,c,d:INSTD_LOGIC; s0:INSTD_LOGIC; s1:INSTD_LOGIC; y:OUTSTD_LOGIC); ENDENTITYmux41; ARCHITECTUREcase_mux41OFmux41IS SIGNALs0s1:STD_LOGIC_VECTOR(1DOWNTO0);定--义标准逻辑位矢量数据类型 BEGIN s0s1=s1s0;--s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASEs0s1IS--类似于真值表的case语句 WHEN00=y=a; WHEN01=y=b; WHEN10=y=c; WHEN11=y=d; WHENOTHERS=NULL; ENDCASE; ENDPROCESS; ENDcase_mux41; (2)编译结果： 5 6 7 3 9 LIBRARYIEEE; UWEIEEE.STD__LOGIC_1164.ALL；MENTITYmux41~I5 ?PORT{azbfd： SOiIN si：IN IMSTDLOGIC; STD_LOGIC； STD_LOGIC; 10 SIGNALsOsl :5TD_LOGIC_VECTOR(1DOWTO0); 11GBEGIN 12 s0sl=31￡s0; 一“相并3比即自L与事口