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Generate 使用初步 这里我介绍一下 generate 的两个方面的使用： 实例化多个模块和实例化多个 assign 语句： 我用 verilog 写了两个文件，一个是底层模块 dff_my.v ，这个文件描述了一个 dff 电路； 另一个文件 generate_test.v 是完成下图的一个简单电路，它调用了上面的 dff 。 Sd1[7:0] 按位 mid[7:0] sq[7:0] Sd2[7:0] 与 dff 其中 dff_my.v 是一个一位的