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fpga的流⽔线设计 （PipelineDesign）、并⾏处理 流⽔线含义 如1个器件加⼯需要三个步骤，1个⼈⼲，需要时 时 是t1+t2+t3；如果是流⽔线，将任务变成三个⼩模块，三个⼈每⼈负责⼀个模块， 完成⼀个器件的时 就等于max （t1,t2,t3），效率就⾼了。 ⽬的 速度换⾯积，提⾼运⾏速度。 实现⽅法 1、组合逻辑插⼊触发器，模块变⼩ 如要完成 out=a0b0+a1b1+a2b2+a3b3; 1）直接写程序： module head( input clk, input rst_ n, input [7:0] a0,a1,a2,a , input [7:0] b0,b1,b2,b , output reg [15 :0] out ) ; always@(posedge clk or negedge rst_ n) begin if(!rst_ n) out=0; else out=a0*b0+a1*b1+a2*b2+a *b ; end endmodule RTL图参看我的⽂章 流量：16/1。⼀个周期处理16位 时滞：1个周期 时序：⼀个乘法器加三个加法器的延时 2）并⾏化 out= （a0b0+a1b1）+ （a2b2+a3b3