第6章半导体存储器补充.pptx

1 半导体存储器补充 Intel 2164A的工作方式与时序 现代DRAM介绍 存储器子系统的设计 Intel2716的读时序 现代闪存技术 Intel 2164A的工作方式与时序 ① 读操作 在对Intel 2164A的读操作过程中，它要接收来自CPU的地址信号，经译码选中相应的存储单元后，把其中保存的一位信息通过Dout数据输出引脚送至系统数据总线。 从时序图中可以看出，读周期是由行地址选通信号 有效开始的，要求行地址要先于 信号有效，并且必须在 有效后再维持一段时间。同样，为了保证列地址 的可靠锁存，列地址也应领先于列地址锁存信号 有效，且列地址也必须在 有效后再保持一段时间。 要从指定的单元中读取信息，必须在 有效后，使 也有效。由于从 有效起到指定单元的信息读出送到数据总线上需要一定的时间，因此，存储单元中信息读出的时间就与 开始有效的时刻有关。 Intel 2164A的读操作时序如图6-3所示。 图6-3 Intel 2164A读操作的时序 4 Intel 2164A的工作方式与时序 ② 写操作 在Intel 2164A的写操作过程中，它同样通过地址总线接收CPU发来的行、列地址信号，选中相应的存储单元后，要选定写入的单元， 和 必须都有效，而且行地址必须领先 有效 ，列地址同样处理。 Intel2164A的写操作时序如图6-4所示。 5 图6-4 Intel 2164A写操作的时序 6 Intel 2164A的工作方式与时序 ③ 读-修改-写操作 这种操作的性质类似于读操作与写操作的组合，但它并不是简单地由两个单独的读周期与写周期组合起来，而是在 和 同时有效的情况下，由 信号控制，先实现读出，待修改之后，再实现写入。 其操作时序如图6-5所示。 7 图6-5 Intel 2164A读-修改-写操作的时序 Tds 8 ④ 刷新操作 Intel 2164A内部有4×128个读出放大器，在进行刷新操作时，芯片只接收从地址总线上发来的行地址（其中RA7不起作用），由RA0~RA6共七根行地址线在四个存储矩阵中各选中一行，共4×128个单元，分别将其中所保存的信息输出到4×128个读出放大器中，经放大后，再写回到原单元，即可实现512个单元的刷新操作。这样，经过128个刷新周期就可完成整个存储体的刷新。 9 图6-6 Intel 2164A唯 有效刷新操作的时序 10 现代内存条 FPM DRAM：Fast Page Mode DRAM快速页面模式动态存储器。 EDO DRAM： Extended Data Out DRAM扩展数据输出动态存储器， SDRAM：Synchronous DRAM同步动态存储器 11 DDRⅡ：DDRⅡ内存能够提供比传统SDRAM内存快四倍，比DDR内存快两倍的工作频率 RDRAM：Rambus DRAM高频动态存储器。 DDR SDRAM： Double Data Rate SDRAM双倍速率同步动态随机存储器 12 例6.1 用1K×4的2114芯片构成lK×8的存储器系统。 分析： 由于每个芯片的容量为1K，故满足存储器系统的容量要求。但由于每个芯片只能提供4位数据，故需用2片这样的芯片，它们分别提供4位数据至系统的数据总线，以满足存储器系统的字长要求。 1．存储器芯片的位扩充(位扩展法) 适用场合：存储器芯片的容量满足存储器系统的要求，但其字长小于存储器系统 的要求。 13 设计要点： 将每个芯片的10位地址线按引脚名称一一并联，按次序逐根接至系统地址总线的低10位。 数据线则按芯片编号连接，1号芯片的4位数据线依次接至系统数据总线的D0-D3，2号芯片的4位数据线依次接至系统数据总线的D4-D7。 两个芯片的 端并在一起后接至系统控制总线的存储器写信号（如CPU为8086/8088，也可由 和 ／M或IO/ 的组合来承担）。 引脚也分别并联后接至地址译码器的输出，而地址译码器的输入则由系统地址总线的高位来承担。 14 当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位也同时到达每一个芯片，从而选中它们的同一个单元。在读/写信号的作用下，两个芯片的数据同时读出，送上系统数据总线，产生一个字节的输出，或者同时将来自数据总线上的字节数据写入存储器。 15 根据硬件连线图，我们还可以进一步分析出该存储器的地址分配范围如下：（假设只考虑16位地址）