中文版VerilogHDL简明教程：门电平模型可用.pdfVIP

中文版 Verilog HDL 简明教程： 第 5 章 门电平模型 本章讲述 Verilog HDL 为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬 件描述。 5.1 内置基本门 Verilog HDL 中提供下列内置基本门： 1) 多输入门： and, nand,or, nor,xor,xnor 2) 多输出门： buf, not 3) 三态门： bufif0, bufif1, notif0,notif1 4) 上拉、下拉电阻： pullup, pulldown 5) MOS 开关： cmos, nmos, pmos, rcmos, rnmos, rpmos 6) 双向开关： tran,tranif0, tranif1, rtran, rtranif0, rtranif1 门级逻辑设计描述中可使用具体的门实例语句。下面是简单的门实例语句的格式。 gate_type[instance_name] (term1, term2, . . . ,termN); 注意， instance_name 是可选的； gate_type 为前面列出的某种门类型。各 term 用于表示与门的输入