msi同步时序电路的分析方法与设计方法-第七章常用集成时序逻辑器件序列码检测、1.pptxVIP

3. 序列码检测 实现逻辑框图 例:设计一个序列码检测电路,输入序列与 输出的关系为: 设计考虑 (1)可重叠的1101序列检测; (2)需要3位移位寄存器存前3位110; (4)用74194实现逻辑电路。 如何考虑设计不可重叠的序列检测 注意：检测到序列后要修改移位寄存 器的内容为第一位的反(非)。 时序电路的分析步骤: 7.4 以MSI为核心的同步时序电路分析 例：分析同步时序电路。 LD=QB P=T=1 A=0 B=1 C=QC D=QD 写表达式: 列状态转移表 LD=QB P=T=1 D=QD C=QC B=1 A=0 功能：模M=12计数器 例：分析如图所示逻辑电路, 指出计数器的模值。 计数器的计数终值： （1111）2=1510 计数器模值M=终值-初值+1 X=1 初值=0101 M=1111-0101+1=1110 X=0 初值=0011 M=1111-0011+1=1310 分析过程: 例：分析如图所示逻辑电路。 SL=[Q1Q2Q3][D0D1D2D3D4D5D6D7]T 开始时：S1=1 S0=1 置数: Q1Q2Q3=111 开始后：S1=1 S0=0 左移 Z=Q3 功能分析： 该电路为可控序列码发生器， 列状态表 当X=1时，产生1010011序列。 当X=0时，产生1001011序列， Z=Q3