第2章FPGACPLD结构与应用.pptVIP

可配置寄存器 编程单元 * PRN CLRN ENA 逻辑阵列 全局 清零 共享 逻辑 扩展项 清零 时钟 清零选择 寄存器旁路 并行 扩展项 通往 I/O 模块 通往 PIA 乘积项选择矩阵 来自 I/O引脚 全局 时钟 Q D EN 来自 PIA的 36个信号 快速输入选择 2 MAX3000A的宏单元结构 2.3 CPLD结构与工作原理　 时钟/使能 选择 * 2.3.2 可编程连线阵列（PIA） PIA把器件中任一信号源连接到其目的地，所有MAX3000A的专用输入、I/O引脚和宏单元输出均馈送到PIA，PIA可把这些信号送到器件内的各个地方，完成特定任务。 图示了PIA的信号是如何布线到LAB的。 《可编程逻辑器件及EDA技术》 2.3 CPLD结构与工作原理　 编程单元 * 2.3.3 I/O控制块 输入／输出控制单元是内部信号到I/O引脚的接口部分，可控制I/O引脚单独地配置为输入、输出或双向工作方式。 图示，所有I/O引脚都有一个三态缓冲器。当三态缓冲器的控制端接到地时，其输出为高阻态，此时I/O引脚可作专用输入引脚， 当接高电平时，输出使能有效。 《可编程逻辑器件及EDA技术》 2.3 CPLD结构与工作原理　 数据选择器选择一路作为控制使能信号。 MAX3000A系列器件的I/O控制块 * 2.4 FPGA结构与工作原理 2.4.1 FPGA分类 从逻辑功能块结构上分类，可分为： 大部分FPGA采用基于SRAM(静态随机存储器)的查找表逻辑 形成结构。 查找表—Look Up Table（LUT），是可编程最小逻辑单元。 二 查找表单元结构 一个N输入的LUT可以实现N个输入变量的任何逻辑功能。 《可编程逻辑器件及EDA技术》 查找表结构 多路开关结构 多级与非门结构 * 2.4.2 查找表单元结构 四输入 16×1RAM 《可编程逻辑器件及EDA技术》 2.4 FPGA结构与工作原理 一个四输入的LUT可以实现四个输入变量的任意逻辑函数。 * 2.4.3 Cyclone III系列器件的结构与原理 2.4 FPGA结构与工作原理 IE是Cyclone III FPGA器件的最基本的可编程单元 * 2.4 FPGA结构与工作原理 2.4.3 Cyclone III系列器件的结构与原理 * 2.4 FPGA结构与工作原理 2.4.3 Cyclone III系列器件的结构与原理 * 2.4 FPGA结构与工作原理 2.4.3 Cyclone III系列器件的结构与原理 * 2.4 FPGA结构与工作原理 2.4.3 Cyclone III系列器件的结构与原理 * 2.4 FPGA结构与工作原理 2.4.3 Cyclone III系列器件的结构与原理 * 2.4 FPGA结构与工作原理 2.4.3 Cyclone III系列器件的结构与原理 * 2.4 FPGA结构与工作原理 2.4.3 Cyclone III系列器件的结构与原理 * 2.5 硬件测试 2.5.1 内部逻辑测试 2.5.2 JTAG边界扫描测试 JTAG—Joint Test Action Group联合测试行动组。测试引线间隔致密的电路板上集成电路芯片的能力。 大多数CPLD/FPGA厂家的器件遵守IEEE规范，并为输入引脚和输出引脚以及专用引脚提供了边界扫描测试(Board Scan Test，BST)的能力。 * 2.5 硬件测试 2.5.2 JTAG边界扫描测试 * 2.5 硬件测试 2.5.2 JTAG边界扫描测试 在芯片内部核心逻辑电路与I/O脚间都增加了寄存器电路，通过将这些I/O上的寄存器连接起来，可以将测试数据串行输入到被测单元，并从相应端口串行读出。测试关键逻辑。 可以实现三方面测试 1 芯片级测试； 2 板级测试； 3 系统级测试。 * 2.5 硬件测试 2.5.2 JTAG边界扫描测试 涉及的端口： TCLK、TMS、TDI、TDO、TRST * ★ TRSE（测试复位端口） 2 端口说明 ★ TMS（Test Mode Select,测试模式选择端口） ★ TDI（Test Data In,测试数据输入端口） ★ TDO（Test Data Out,测试数据输出端口） 当器件工作在JTAG BST模式时，使用四个I/O引脚和一个 可选引脚TRST作为JTAG引脚。 ★ TCLK（Test Clock,测试时钟端口） * 2 端口说明 TDI：串行方