数字逻辑设计第6章 Combinational logic Design Practices1.pptVIP

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2022-05-09 发布于安徽
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数字逻辑设计第6章 Combinational logic Design Practices1.ppt

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F(A,B,C,D) =∑m(0,1,2,3,5,8,9,11,13,14,15) 4-to-1 multiplexer Using Multiplexers as Boolean Function Generators * F(A,B,C,D)=∑m(0,1,2,3,5,8,9,11,13,14,15) =A’B’C’D’+A’B’C’D+A’B’CD’+A’B’CD + A’BC’D + AB’C’D’ +AB’C’D +AB’CD + ABC’D +ABCD’ +ABCD 4-to-1 multiplexer Treat AB as the select inputs mi consists of A and B. Y=∑miDi (0≤i≤3) =A’B’·D0 +A’B·D1 +AB’·D2 +AB·D3 D0=C’D’+C’D+CD’+CD=1; D1=C’D; D2=C’D’+C’D+CD=D+C’; D3=C’D+CD’+CD=D+C; * F(A,B,C,D)=∑m(0,1,2,3,5,8,9,11,13,14,15) 4-to-1 multiplexer Treat AB as the select inputs mi consists of A and B. Y=∑miDi (0≤i≤3) =A’B’·D0 +A’B·D1 +AB’·D2 +AB·D3 Y=F D0=C’D’+C’D+CD’+CD=1; D1=C’D’; D2=C’D’+C’D+CD=D+C’; D3=C’D+CD’+CD=D+C; 00 01 11 10 AB CD 00 01 11 10 0 4 12 8 1 5 13 9 3 7 15 11 2 6 14 10 1 1 1 1 1 1 1 1 1 1 1 * 又称数据分配器：相当于有多个输出的单刀多掷开关，将从一个数据源来的数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图 Demultiplexers （多路分配器） * 用途多路复用器 SRCA SRCB SRCZ 多路分配器 BUS DSTA DSTB DSTZ SRCSEL DSTSEL DST : destination SRC : source SEL : select Demultiplexers （多路分配器） * Input output G1 G2B G2A C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 X X X X 1 1 1 1 1 1 1 1 1 0 D 0 0 0 D 1 1 1 1 1 1 1 1 0 D 0 0 1 1 D 1 1 1 1 1 1 1 0 D 0 1 0 1 1 D 1 1 1 1 1 1 0 D 0 1 1 1 1 1 D 1 1 1 1 1 0 D 1 0 0 1 1 1 1 D 1 1 1 1 0 D 1 0 1 1 1 1 1 1 D 1 1 1 0 D 1 1 0 1 1 1 1 1 1 D 1 1 0 D 1 1 1 1 1 1 1 1 1 1 D Using a 3-to-8 binary decoder as a 1-bit, 8-output demultiplexer * 数据输入 SRC 使能端利用带使能端的二进制译码器作为多路分配器 A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74x138 DST0_L DST7_L DSTSEL0 DSTSEL1 DSTSEL2 地址选择 —— 利用使能端作为数据输入端数据输入 SRC EN_L * 6.8 Exclusive-OR gates and parity Circuits（异或门和奇偶校验电路） F = A?B=A’·B+A·B’ F = A⊙B=A·B+A’·B’ A?B =(A⊙B)’ * Equivalent symbols for XOR and XNOR gates A?B= A?1?1?B=A’?B’=(A’?B)’=(A?B’)’ 对于异或门、同或门的任何2个信号（输入或输出）都可以取反，而不改变结果的逻辑功能 F=A?B A B F A B F A B A B F F F=A’?B’ F=(A’?B)’ F=(A?B’)’ Any two signals (inputs or output) of the XOR or XNOR gat