数字系统设计试卷：2006年VHDL试卷A答案.docVIP

姓名 学号 学院 姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 ) ……………………………………………………密………………………………………………封………………………………………线……………………………………线……………………………………… _____________ ________ … 华南理工大学期末考试 《 数字系统设计 》A试卷 答案 注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在答题纸上； 3．考试形式：闭卷； 4. 本试卷共 七 大题，满分100分， 考试时间120分钟。 题 号 一 二 三 四 五 六 七 总分 得 分 评卷人 简答题（共25分，每题5分） 简述产生固有延时和传输延时的原因。 答：固有延时是任何电子器件都存在的一种延时特性，产生固有延时的主要物理机制是分布电容效应，不同物理特性的器件的固有延时是不同的，当信号的脉宽小于固有延时时，器件对输入信号将不作任何反应。（2.5） 传输延时是由于器件间的连线产生的输出与输入的延时，表达的是输入与输出之间的一种绝对延时，传输延时并不考虑信号持续时间。（2.5） 在VHDL中，可以使用并行和顺序语句编写VHDL模型，解释“并行”和“顺序”在这里的含义，并分别举例加以说明。 答：“并行”指的是语句在结构体中的执行是同步进行的，其执行方式与书写顺序无关。（1.5） “顺序”指的是语句在结构体中的执行顺序与书写顺序一致。（1.5） 以下面程序为例，这个结构体中共有三条并行语句组成，分别是进程语句和Q、Qbar的赋值语句，这三条语句是同步执行的，并不会执行完进程语句再执行Q和Qbar的赋值语句。但是进程语句内部的if语句却是顺序执行的。（2） Architecture sig of DFF is signal state: std_logic ; Begin process( clock, reset) begin if (reset=‘0’) then state=‘0’; elsif rising_edge(clock) then state=D; end if; end process; Q=state; Qbar=not state ; End sig; 简述功能仿真和时序仿真的区别。 答：功能仿真：在未经布线和适配之前，使用VHDL源程序综合后的文件进行仿真。（2.5） 时序仿真：将VHDL设计综合后，再由FPGA／CPLD适配器映射于具体芯片后得到的文件进行仿真。（2.5） 从逻辑设计转换成电路实现的物理设计过程中，迭代是一类很有用的技术。其具体含义是什么？常用的迭代技术有哪几种？它们各自的优缺点是什么？ 答：迭代的思想是利用问题本身包含的结构特性，用简单的逻辑子网络代替复杂的组合逻辑网络，实现要求的处理功能。从而最大限度降低了逻辑网络的设计难度，简化了设计过程，提高系统的性能/价格比。（2） 常用的迭代技术有时间迭代、空间迭代，也可以是两者的组合。（1） 时间迭代速度慢，硬件简单。（1） 空间迭代速度快，硬件复杂。（1） 用图示法描述一般时序系统的模型，并作简要说明。 答： 一般的时序系统可以划分为如上图所示的控制器/数据处理器模型。控制器输出控制信号给数据处理器，同时数据处理器反馈状态信号给控制器。（图4分，说明1分） 根据下述VHDL程序段，画出相应的逻辑示意图（共20分，每题5分）。 1、Process( gate, a, b) Begin if (gate=‘1’) then q=a and b; end if; End process ; 2、Process(clk) Begin If (clk =‘1’) then Q=data; End if; End process; 3、假设法fadd4是已经描述好的元件 Entity fadd8 is port ( a , b : in std_logic_vector(7 downto 0) ; ci: in std_logi