数字系统设计试卷：2006年VHDL试卷B.docVIP

姓名 学号 学院 姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 ) ……………………………………………………密………………………………………………封………………………………………线……………………………………线……………………………………… _____________ ________ … 华南理工大学期末考试 《 数字系统设计 》B试卷 注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在试卷上(或答题纸上)； 3．考试形式：闭卷； 4. 本试卷共 五 大题，满分100分， 考试时间120分钟。 题 号 一 二 三 四 五 总分 得 分 评卷人 一 简答题 （每题答案文字量不超过200个字，共30分） 在用VHDL语言描述数字电路系统时，经常会用到信号和变量，它们的区别在那里？ VHDL语言的特点是什么？从抽象的层次而言，VHDL语句可分成几个大类？具体类别是什么？ 简述功能仿真和时序仿真的区别。 从逻辑设计转换成电路实现的物理设计过程中，迭代是一类很有用的技术。其具体含义是什么？常用的迭代技术有哪几种？它们各自的优缺点是什么？ 5．参考图(a)，简述ASM图与一般程序流程图之间的主要区别。具体说明该图所描述的时序功能。说明图（b）、（c）的区别。 二、 改错题。（20分） 1、下面是要产生某电路VHDL语言部分描述，请问描述的是什么电路？为什么？如要产生一个二路选择器，如何修改？（10分） Process (clk,a,b) Begin if clk=‘1’ then y=a; end if; End process; 2、下述为四选一多路选择器的VHDL描述(文件名为mux4.vhd)。指出描述中哪个地方有错,简述其原因并改正。（10分） Use IEEE.std_logic_1164.all; Entity mux is port ( input : in std_logic_vector (3 downto 0 ); a, b: in std_logic; y: out std_logic ;) End mux; Architecture behav of mux is signal sel :std_logic_vector(1 downto 0); Begin process(input , sel ) begin if (sel=“00”) then y=input(0); elseif (sel=“01”) then y=input(1); elseif (sel=“10”) then y=input(2); elsif (sel=“11”) then y=input(3); else y=‘Z’; end if; End behav; 三、下图是交通灯电路的ASM图，并用双进程状态机描述，请在空白处填入合适语句, 使程序完整正确。（15分） Architecture asm2 of traffic is type state_type is ( G , R ); signal present_state, next_state : state_type; Begin seq: begin end com: process （present_state, car, timed) begin start_timer=‘0’; case pressent_state is when G = major_green=‘1’;