北航电子电路设计训练数字部分实验报告.doc

2014-2015-2-G02A3050-1电子电路设计训练（数字EDA部分） 实验报告 （ 2015 年 6月 24 日） 仪器科学与光电工程学院 PAGE PAGE 2 目 录 TOC \o 1-4 \h \z \u 1205 目 录 1 10551 实验一、简单组合逻辑和简单时序逻辑 3 5724 1.1 实验任务1——简单组合逻辑 3 17690 1.1.1 实验要求 3 972 1.1.2 模块的核心逻辑设计 3 7848 1.1.3 测试程序的核心逻辑设计 4 25134 1.1.4 仿真实验关键结果及其解释 4 20600 1.2 实验任务2——简单时序逻辑 5 15219 1.2.1 实验要求 5 30636 1.2.2 模块的核心逻辑设计 5 12152 1.2.3 测试程序的核心逻辑设计 5 22239 1.2.4 仿真实验关键结果及其解释 6 30650 1.3 实验小结 6 1443 实验二、条件语句和always过程块 7 10601 2.1 实验任务1——条件语句实现计数分频时序电路 7 14538 2.1.1 实验要求 7 12542 2.1.2 模块的核心逻辑设计 7 21002 2.1.3 测试程序的核心逻辑设计 8 7129 2.1.4 仿真实验关键结果及其解释 8 6597 2.2 实验任务2——always块实现较复杂的组合逻辑电路 9 10089 2.2.1 实验要求 9 23539 2.2.2 模块的核心逻辑设计 9 2791 2.2.3 测试程序的核心逻辑设计 10 10626 2.2.4 仿真实验关键结果及其解释 10 22456 2.3 实验小结 11 18866 实验三、赋值、函数和任务 12 28129 3.1 实验任务1——阻塞赋值与非阻塞赋值的区别 12 810 3.1.1 实验要求 12 11585 3.1.2 模块的核心逻辑设计 12 25306 3.1.3 测试程序的核心逻辑设计 13 4453 3.1.4 仿真实验关键结果及其解释 13 5873 3.2 实验任务2——在Verilog HDL中使用函数 14 5428 3.2.1 实验要求 14 26216 3.2.2 模块的核心逻辑设计 14 25798 3.2.3 测试程序的核心逻辑设计 15 20973 3.2.4 仿真实验关键结果及其解释 16 22305 3.3 实验任务3——在Verilog HDL中使用任务（task） 17 4413 3.3.1 实验要求 17 14001 3.3.2 模块的核心逻辑设计 17 30760 3.3.3 测试程序的核心逻辑设计 18 22202 3.3.4 仿真实验关键结果及其解释 18 26834 实验四、有限状态机 19 9489 4.1 实验任务1——利用有限状态机进行时序逻辑的设计 19 25844 4.1.1 实验要求 19 8923 4.1.2 模块的核心逻辑设计 19 7719 4.1.3 测试程序的核心逻辑设计 20 17455 4.1.4 仿真实验关键结果及其解释 20 9598 4.2 实验任务2——串行数据采样器 21 30151 4.2.1 实验要求 21 7420 4.2.2 模块的核心逻辑设计 21 16670 4.2.3 测试程序的核心逻辑设计 23 8614 4.2.4 仿真实验关键结果及其解释 25 2741 4.3 实验小结 26 北京航空航天大学 电子电路设计训练（数字EDA部分）实验报告 PAGE PAGE 4 实验一、简单组合逻辑和简单时序逻辑 1.1 实验任务1——简单组合逻辑 1.1.1 实验要求 实验代码提供的是一个可综合的数据比较器。从语句中可以看出是比较数据a，b的结果，结果相同输出1，否则输出0.测试模块用于检测模块设计是否正确，给出输入信号，观察模块的内部信号和输出信号以确定设计是否正确。 练习题：设计一个字节（8位）的比较器，比较两个字节的大小，如a[7:0]大于b[7:0]则输出高电平，否则输出低电平。 1.1.2 模块的核心逻辑设计 //compare.v第一种实现方式：assign module compare(equal,a,b); input a,b; //a、b为输入 output equal; //equal为输出 assign equal=(a==b)?1:0; //a=b时输出为1，否则输出为0 endmodule //