DCDC中恒定导通时间控制模式COT介绍.docxVIP

PAGE PAGE 1 DC-DC 恒定导通时间控制模式（COT）介绍 TCL 多媒体研发中心设计 5 所 贺顺亮 hesl@ 近年来，很多 DC-DC 厂家推出了恒定导通时间控制模式（COT）的DC-DC，本文试图剖析这种控制模式的原理，帮助设计人员正确使用这种控制模式。 如下图 1 所示，为传统恒定导通时间 DC-DC 电路结构。U1 为恒定时间产生器，U1 的输入为 Vin 和 Vout。Vout 经过电阻 R1 和 R2 分压，得到反馈电压VFB ，被送到比较器 U2 的反相输入端，比较器 U2 的同相输入端为参考电平VREF ,比较器 U2 的输出连接到与门 U4 的一个输入端。与门 U4 的另外一个输入端为最小关断时间产生器 U3 的输出端（后面介绍最小关断时间产生器）。与门 U4 的输出端连接到 RS 触发器 U5（关于 RS 触发器，请见附录 1） 的置位端S，RS 触发器 U5 的复位端R 接收恒定时间产生器 U1 的输出信号。 RS 触发器 U5 的输出 Q 一方面送给 MOS 驱动器 U6，另一方面又反馈回恒定计时器 U1 和最小关断时间产生器 U3。ESR 为输出电容 Co 的等效串联电阻。 工作过程： 图 1 传统恒定导通时间 DC-DC 电路结构 电路运行时，当输出电压 Vout 的反馈信号VFB 低于参考电平VREF 时，比较 器 U2 输出为正。若最小关断时间产生器 U3 的输出也为正，则与门 U4 的输出为正，根据 RS 触发器的特性，S 端为正，使之输出Q 为正。此正的信号 Q 通过驱动器 U6 将上管 M1 打开，下管 M2 关闭，使得输出电压 Vout 升高， 反馈信号VFB 也升高。同时，此正的信号 Q 触发恒定时间产生器 U1 开始计时。 当输出电压 Vout 升高至VFB 大于参考电平VREF ，比较器 U2 输出为负， 进而知 RS 触发器的置位 S 端为零，根据 RS 触发器的特性，S 端为零，其输出 Q 保持原来的状态。当恒定时间产生器 U1 达到预设时间后，其输出端O 变为高，进而 RS 触发器 U5 的置位R 端为高，使得 RS 触发器的输出变为 0。驱动器 U6 关断上管 M1，开启下管 M2，输出电压 Vout 开始下降。同时触发最小时间产生器 U3 开始计时。U3 被触发后，在预设的最小关断时间内，输出一直为 0。增加最小时间产生器 U3 的目的是：避免由于噪声干扰等其它原因 U2 输出为正，错误地开始一个新的周期。从而保证上管 Q1 有一个最小关断时间。最小时间产生器 U3 被触发后，经过最小关断时间后，其输出又变为正。当输出电压 Vout 下降，使得反馈信号VFB 低于参考电平VREF 时，重新开始一个新的周期。 应当指出，负载电流较小时，电感电流可能下降至 0 甚至反向流动。为了防止电感电流反向流动，通常的做法是在电感电流下降至 0 时，将下管 M2 关断或使其工作为一个等效微电流源。 图 2 为图 1 所示电路的各点工作波形。当电路出于稳态工作时，由于 ESR 和负载相比较， ESR 远小于负载阻抗，可以认为电感电流的纹波部分全部流经 ESR 和理想电容 Co，从而在 ESR 产生一个与电感电流纹波部分同相且幅值与之成比例的一个纹波电压。应当注意到，由于电容的积分作用，产生的电容纹波电压与电感电流纹波部分之间存在 90 度的相位延迟。 当 ESR 远大于理想电容 Co 的容抗时（此种情况，例如大容量电解电容滤波），ESR 两端的纹波电压占主导作用，此时，输出电压比较稳定，如图 2 所示。当 ESR 远小于理想电容 Co 的容抗时（此种情况，例如陶瓷电容滤波），理想电容 Co 两端的纹波电压占主导作用，此时，输出电压不稳定，如图 3 所示。 图 2 ESR 远大于 Co 容抗时的各点工作波形 图 3 ESR 远小于 Co 容抗时的各点工作波形 由图 2 和图 3 可见，传统恒定导通时间 DC-DC 电路需要具有较大ESR 的电容（如电解电容、固态高分子电容等）来稳定系统。但是，有些手持设备或者移动设备，装不下体积大的的电解电容，必须使用体积较小的陶瓷电 容，而陶瓷电容的ESR 非常小，因此有必要提出一种在低 ESR 下仍能稳定工作的恒定导通时间 DC-DC 电路。 下图 4 为传统恒定导通时间DC-DC 实际电路（TI 提供）。 图 4 传统恒定导通时间 DC-DC 实际电路 下图 5 为恒定导通时间产生器具体电路。在图 4 中，当VFB 低于参考电平VREF ,比较器 U2 输出为正，进而 RS 触发器 U5 输出为正，开关 S2 被非常短暂的打开一下，将 Con 上的电荷泄放掉，使得比较器的输出端 O 变为低，然后关闭。 图 5 恒定导通时间产