北科自动化数电pp7.pptxVIP

;数字逻辑电路;组合逻辑电路 （以第3章逻辑门作为基本的逻辑单元电路，在第5、6章进行具体介绍） ;7-1 Latches(锁存器) 7-2 Edge-Triggered Flip-Flops（边沿触发器） 7-3 Flip-Flop Operating Characteristic（触发器的操作特性） 7-4 Flip-Flop Application（触发器的应用） 7-5 One-shots（单稳态触发器） 7-6 The 555 Timer（555定时器）;7-1 Latches(a type of temporary storage device ） ;;;WHEN RD=1, SD=1;WHEN RD=1, SD=0;0 or 1;0;Two versions of S-R latches; ;S-R latch ;Figure 7–7 The 74LS279 quad latch. ;Gated S-R latch;;;Function description;同步触发器存在的问题：CP＝1的全部时间里，输入信号都会引起触发器输出状态的变化，降低了电路的抗干扰能力。;CP＝1：master flip-flop works and slave flip-flop is locked.;R– S 触发器的电路结构演变过程;为了免除CP=1期间输入信号不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。;(主从)JK触发器;功能表;Latches ;功能表;The 74LS75 quad gated D latches. ;Thomas L. FloydDigital Fundamentals, 9e; 7-2 Edge-Triggered Flip-Flops （边沿触发的触发器）;为了免除CP=1期间输入信号不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。;触发器的分类：;Edge-triggered S-R flip-flop Edge-triggered D flip-flop Edge-triggered J-K flip-flop;;Edge-triggered S-R flip-flop ;Figure 7–16 ;Edge-triggered D flip-flop;;Logic symbols for the 74AHC74 dual positive edge-triggered D flip-flop. ;Edge-triggered J-K flip-flop;Thomas L. FloydDigital Fundamentals, 9e; ;Logic symbols for the 74HC112 dual negative edge-triggered J-K flip-flop. ; ;CP;7-3 Flip-Flop Operating Characteristics （触发器的操作特性）;Figure 7–34 Set-up time (ts). The logic level must be present on the D input for a time equal to or greater than ts before the triggering edge of the clock pulse for reliable data entry. ;Figure 7–35 Hold time (th). The logic level must remain on the D input for a time equal to or greater than th after the triggering edge of the clock pulse for reliable data entry. ;补充：触发器逻辑功能的描述方法;3.状态转换图：;JK触发器;D触发器;1. 在??用触发器时，要特别注意触发时间(触发方式)，否则很容易造成整个数字系统工作不正常。;7-4 Flip-Flop Applications（触发器的应用） ;Parallel data storage（chapter 9） Frequency division Counting(chapter 8) others;Frequency division ;例：四人抢答电路。四人参加比赛，每人一个按钮，其中最先按下按钮者，相应的指示灯亮；其他人再按按钮不起作用。;;+5V;C