基于FPGA的数字频率计.docxVIP

摘要 介绍了一种运用 FPGA 开发软件 QuartusⅡ 设计的数字频率计。使用 Verilog HDL 硬件描述语言编程，该数字频率计能够准确的测量 1 H z~ 3MH z 脉冲信号, 测量误差小。 关键词: 数字频率计 fpga Verilog HDL 引言 频率测量是电子测量领域里的一项重要内容，而高精度频率计的应用尤为广泛。目前，宽范围、高精度数字式频率计的设计方法大都采用单片机加高速、专用计数器芯片来实现。本文设计的高精度频率计除了对被测信号的整形部分、键输入和最后的数码显示部分必须用硬件实现以外，其余全部采用 Verilog HDL 编程设计，并下载在一片 FPGA(Field Programmable Gates Array———现场可编程门阵列)芯片上，整个系统非常精简，并能够达到同样的技术指标。根据不同的需要还可以重新编程下载，进行升级。FPGA 器件作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。具有高速、精确、可靠、抗干扰性强和现场可编程等优点。 设计原理 本文设计了一个数字频率计的模型， 其接口信号如图 ( 一) 所示。 待测信号50 待测信号 50 M 时钟 分 频 测 量 控 制电 路 计 数器 寄 存器 液 晶 LCD12864 显 示 驱动液晶模块 图(一) 数字频率计模型方框图 数字频率计设计框图如图 1 所示, 主要由分频器、测量频率控制电路、十进制计数器、寄存器、液晶驱动等六个模块组成。当系统正常工作时, 系统时钟经分频得到的 IHZ : 标准方波信号, 作为频率测量控制电路的输人信号,用 1S 的时间使能计数器计数,将结果保存到锁存器, 就可以保证输出显示稳定。将计数值转换为 ASCII 码， 采用 LCD12864 显示待测信号的频率。 设计内容 一）源程序 分频计数模块 本模块主要是把 50M 的信号分频为 1hz 和 1/1.2khz。。分频计数的模块的功能结构框图如图 1-1 所示。 jishu jishu clk clk_1s rst clk_1ms2 inst 图 1-1 计算里程和车费模块的功能结构框图根据模块实现的功能设计 Verilog HDL 源代码如下： module jishu( clk,rst, clk_1s,clk_1ms2 ); input clk,rst; output clk_1s,clk_1ms2; reg clk_1ms2; reg clk_1s; reg[25:0]count_1s; reg[14:0]count_1ms2; //parameter cen_1ms2=30000; //parameter cen_1s always@(posedge clk or negedge rst) begin if(!rst) count_1s=0; else begin if(count_1s= begin count_1s=0; clk_1s=~clk_1s; end else count_1s=count_1s+1b1; end end always@(posedge clk or negedge rst) begin if(!rst) count_1ms2=0; else begin if( count_1ms2==30000) begin count_1ms2=0; clk_1ms2= ~clk_1ms2; end else count_1ms2= count_1ms2+1b1; end end endmodule 该模块定义输入输出端口如下： clk： 全局时钟信号，这里为 50MHz 的时钟。 rst： 外部复位信号。 clk_1s： 由 50MHZ 的信号分频得到。 clk_1ms2：由 50MHZ 的信号分频得到。 在 Altera 公司的软件工具 Quartus Ⅱ(Windows XP 环境下)中编译和波形仿真后得到的波形如图 2-2 所示： 图 2-2 待测信号输入计数的仿真波形 待测信号输入计数模块 本模块主要是将待测信号输入，然后对待测信号进行计数。待测信号输入计数模块的功能结构框图如图 2-1 所示： f m_jishu clk_1s rst f m_in inst1 f m_count[26..0] 图 2-1 待测信号输入计数模块的功能结构框图根据模块实现的功能设计 Verilog HDL 源代码如下： module fm_jishu(clk_1s,rst,fm_in,fm_count); input fm_in,clk_1s,rst; output[26:0] fm_count; r