Verilog HDL数字设计与综合（第二版）练习题07解答.pdfVIP

YOUR Verilog HDL数字设计与综合（第二版）练习题07解答 LOGO 原 创 文 档 请 勿 盗 版 1． 声明一个名为oscillate的寄存器变量并将它初始化为0。使其每30个时间单位 进行一次取反操作。不要使 always语句。提示：使 forever循环。 答：代码如下： reg oscillate; initial begin oscillate=0; forever #30 oscillate=~oscillate; end 2．