二选一选择器.docxVIP

实验名称：EDA软件使用与组合逻辑设计 实验目的 1.了解并掌握采用可编程逻辑器件实现数字电路与系统的方法； 2.学习并掌握采用Xilinx_ISE 软件开发可编程器件的过程； 3.学习使用verilog HDL描述数字逻辑电路与系统的方法； 4.掌握分层次、分模块的电路设计方法，熟悉使用可编程器件实现数字系统的一般步骤。 二、实验条件 PC机、Xilinx ISE14.7 软件、USB下载线、Xilinx大学计划开发板Nexys4. 三、实验原理 ISE 简要介绍 Xilinx 是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的 IP（Intellectual Property）核，长期以来一直推动着FPGA技术的发展。 Xilinx的开发工具也在不断地升级，目前的ISE Project Navigator 13.x 集成了 FPGA 开发需要的所有功能，其主要特点有： ? 包含了 Xilinx新型 SmartCompile技术，可以将实现时间缩减 2.5 倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境； ? 全面支持 Virtex-5 系列器件（业界首款 65nm FPGA）； ? 集成式的时序收敛环境有助于快速、轻松地识别 FPGA 设计的瓶颈； ? 可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。 ISE Project Navigator 13.x的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了 FPGA 开发的全过程，从功能上讲，其工作流程无需借助任何第三方 EDA 软件。 ? 设计输入：ISE 提供的设计输入工具包括用于 HDL 代码输入和查看报告的 ISE 文本编辑器（The ISE Text Editor），用于原理图编辑的工具 ECS（The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于状态机设计的 StateCAD 以及用于约束文件编辑的 Constraint Editor等。 ? 综合：ISE 的综合工具不但包含了 Xilinx 自身提供的综合工具 XST，同时还可以内嵌Mentor Graphics公司的 LeonardoSpectrum 和 Synplicity公司的Synplify，实现无缝链接。 ? 仿真：ISE 本身自带了一个具有图形化波形编辑功能的仿真工具 HDL Bencher，同时又提供了使用 Model Tech 公司的 Modelsim进行仿真的接口。 ? 实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。 ? 下载：下载功能包括了 BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了 ImPACT，功能是进行设备配置和通信，控制将程序烧写到 FPGA 芯片中去。 实验内容 我选择的是：1位2选1数据选择器仿真实验 实验步骤与要求： 使用ISE软件，对1位2选1数据选择器进行逻辑功能仿真，步骤如下： 创建一个子目录D:\EDA_Lab\twotoone,并新建一个工程项目。 建立一个Verilog HDL文件，将该文件添加到工程项目中并编译整个项目。 对设计项目进行时序仿真，记录仿真波形。 烧录到开发板中查看实际结果。 根据实验流程和实验结果，写出实验总结报告，并对波形图进行解释。 实验数据 2选1数据选择器对应三种模型如下： 门级模型 module mux(a,b,sel,out); input a,b,sel; output out; wire selnot,a1,b1; not U1(selnot,sel); and U2(a1,a,selnot); and U3(b1,b,sel); or U4(out,a1,b1); endmodule 数据流模型 module mux(a,b,sel,out); input a,b,sel; output out; asiign out=sel?a:b; endmodule 行为级模型 module mux(a,b,sel,out); input a,b,sel; output out; reg out; always@(sel or a or b) if(sel==1) out=b; else out=a; endmodule test文件设置如下： a=0; b=0; sel=0; #10; a=0; b=0; sel=1; #