如何解决FPGA引脚与LVDS信号相连时兼容性的问题.docxVIP

【Word版本下载可任意编辑】 PAGE 1 - / NUMPAGES 1 如何解决FPGA引脚与LVDS信号相连时兼容性的问题 很多工程师在使用Xilinx开发板时都注意到了一个问题，就是开发板中将LVDS的时钟输入（1.8V电平）连接到了VCCO=2.5V或者3.3V的Bank上，于是产生了关于FPGA引脚与LVDS（以及LVDS-33，LVDS-25）信号相连时兼容性的问题，该专题就解决一下这类问题。  这里补充一点知识，Xilinx的FPGA从7系开始分HR IO Bank和HP IO Bank，其中HR（High Range）Bank支持1.2V，1.5V，1.8V，2.5V以及3.3V供电；而HP（High Performance）Bank只支持1.2V，1.5V，1.8V供电，不再支持2.5V和3.3V供电。  很明确的结论：作为输入引脚时，VCCO不等于1.8V的Bank有可能可以连接LVDS电平标准输入；VCCO不等于2.5V的Bank有可能可以连接LVDS_25电平标准输入。但是作为LVDS输出引脚时， 相应Bank的VCCO必须与电平标准的电压相匹配。  VCCO是IO Bank的Output Driver的驱动电源，Input Receiver中部分功能是由VCCAUX供电的。这就解释了为什么作为输入引脚时