高速存储器接口的低成本FPGA解决方案详解.docx

PAGE 1 PAGE 1 高速存储器接口的低成本FPGA解决方案详解 存储器已广泛地应用于当今的电子系统。由于系统带宽的不断增加，存储器技术针对更高的速度和性能进行了优化。结果，下一代存储器接口的设计变得越来越具有挑战性。 在诸如FPGA的可编程器件中实现高速、高效的存储器接口对于设计者来说始终是一个主要的挑战。 以往，只有少数FPGA支持能牢靠地与下一代高速器件接口的构建模块，这些FPGA通常是高端的昂贵器件。 不过，现在LatticeEC FPGA系列也供应在低成本FPGA结构中实现下一代DDR2、QDR2以及RLDRAM掌握器所需的构建模块、高速FPGA结构、时钟管理资源和I/O结构。 图1：网络中的存储器。不 同的功能需要不同的方法。 存储器应用 存储器是各种系统的组成部份之一，不同的应用有不同的存储器要求。对于网络基础设施应用，所需的存储器通常为高密度、高性能和高带宽，并具有高牢靠性；在无线应用中，特殊是手机和移动设备，低功率存储器是很重要的；而对于基站应用，高性能很关键。宽带应用要求存储器在成本和性能方面有很好的平衡；计算与消费类应用则需要诸如DRAM模块、闪存卡和其它对成本很敏感的存储器解决方案，同时要满意这些应用的性能目标。本文主要争论在网络和通信中的存储器应用。 表1：为用于高速网络应用的存储器综合比较。  网络和通信应用需要大的、快速存储器，完成从小的地址查找到流量修整/监控再到缓冲器管理等各种任务。用于消费应用的价格廉价、成熟的FMP和EDO DRAM通常不适用，由于它采纳了较慢的异步方式，且需要时序的命令信号来初始化数据转移。网络系统架构师一般转向采纳静态RAM，解决时延问题，但这导致较高的成本。通过去除读和写周期间的等待状态和空闲周期，ZBT SRAM被广泛地用于改进存储器带宽。 近，系统架构师在网络基础设施应用中转向使用SDRAM，以便削减时延、满意低成本要求。上述任务的每一个都伴随一组独特的需求。例如，低的和中等带宽的应用要求低时延的存储器，因此ZBT SRAM是抱负的。 图1显示了典型的网络架构。在10Gbps，一个读写比为1000:1的地址查找可很简单地在DDR SRAM中得处处理。连接列表管理、流量修整、统计收集任务通常具有平衡的1:1读写比，需要较高性能的QDR SRAM。另一方面，较大的缓冲存储器一般在DDR SDRAM中实现。作为DRAM的替代，SDRAM同步存储器访问的处理器时钟用于快速数据传输。达到快速是由于SDRAM允许存储器的一个块被存取，而另一个块预备被存取。与DRAM不同，SDRAM采纳流淌电流而不是存储电荷，除去了连续刷新的需要。 图2：LatticeEC FPGA中的专用DQS电路。  两个新的竞争者进入了高精度存储器舞台。快速周期随机存取存储器(FCRAM)改进了性能，它采纳了流水线操作和隐藏的预充电技术以削减随机存取周期时间，高度分段的存储器核削减了功耗。存储器核分段为较小的阵列，这样数据可以被很快地存取并改进执行时间。这些特征使得FCRAM被抱负地用作缓冲存储器，用于诸如交换、路由和网络服务器等的高速网络应用中。时延削减的DRAM(RLDRAM)供应SRAM类型的接口以及非多路复用的寻址。RLDRAM II技术供应时延并可削减行周期时间，这些特征很适用于要求关键响应时间和快速随机存取的应用，例如下一代10Gbps以及更加高速的网络应用。 存储器掌握器的挑战 目前存储器接口常常要求时钟速度超过200MHz以满意线卡和交换卡的吞吐量要求，这是FPGA架构的主要挑战。PLL是基本的允许掌握时钟数据关系的部件。 下一代存储器掌握器工作在HSTL或SSTL电压。低电压电平的摇摆是需要的，以便支持存储器和存储器掌握器的输入输出的高速数据操作。对于高速SRAM存储器来说，HSTL是实际的I/O标准，而对于高速DDR SRAM存储器，SSTL是实际的I/O标准。 高速差分I/O缓冲器和专用电路的组合能够在高带宽下进行无缝读写操作，传统上这属于FPGA的领域。LatticeEC FPGA转变了那个惯例，通过低成本FPGA架构实现了高带宽存储器掌握器。 表1：为用于高速网络应用的存储器综合比较。  DDR存储器掌握器的支持 实现高性能的DDR存储器需要在输入端的读操作和在输出端的写操作有专用的DDR寄存器结构，LatticeEC供应这个力量。除这些寄存器外，EC器件有两个单元简化用于读操作的输入结构设计，这两个单元是DQS延时块和极性掌握规律。这两个块对于实现牢靠的高速DDR SDRAM掌握器非常关键。由于DQS规律的简单性，用FPGA实现高速存储器掌握器时，设计者会遇到问题。LatticeEC为设计者供应这些专用块，能够缓解