高深宽比刻蚀和纳米级图形化推进存储器的路线图.docx

PAGE 1 PAGE 1 高深宽比刻蚀和纳米级图形化推进存储器的路线图 随着市场需求推动存储器技术向更高密度、更优性能、新材料、3D堆栈、高深宽比 （HAR） 刻蚀和极紫外 （EUV） 光刻进展，泛林集团正在探究将来三到五年生产可能面临的挑战，以经济的成本为晶圆厂供应解决方案。  增加3D NAND闪存存储容量的一种方法是堆栈加层，但堆栈高度的增加会带来更大的挑战。虽然这些挑战中很明显的是结构稳定性问题，但层数的增加意味着需要使用更深的通道来触及每个字线、以及更窄的狭缝沟槽以隔离连接到位线的通道（图1）。   图1：随着3D NAND堆栈超过128层，堆栈高度接近7微米，并将所需的通道孔和狭缝转变为高深宽比 （HAR） 特征，刻蚀的挑战越来越大。  高深宽比刻蚀的挑战  在硬掩膜沉积和开口形成以便刻蚀垂直通道之前，沉积交替的氧化物和氮化物薄膜层就是3D NAND生产工艺的开头，高深宽比刻蚀挑战也从这里开头。  随着行业向128层及更多层数进展，堆栈深度接近7微米，硬掩膜的厚度约为2-3微米，通道孔的深宽比正在接近90到100。  在此之后，应对在大量层中形成狭缝的挑战之前，会创建图1所示的“梯式”结构。沉积一层硬掩膜，将开口图形化并进行单步刻蚀以在全部的层形成狭缝。很后，必需去除氮化物层并创建钨字线。  为了使高深宽比结构的反应离子刻蚀 （RIE） 起作用，离子和中性反应物之间必需有协同作用。然而由于多种机制的阻碍，处理高深宽比结构时，很简单失去这种协同作用。   图2：离子和中性反应物被遮挡???，深宽比相关传导以及离子角分布是导致关键尺寸变化、刻蚀不完全、弯曲和扭曲等缺陷的重要因素。  首先，高压会导致等离子鞘层中的离子散射，并分散通常非等向性的离子能量或角分布。因此，离子会错过孔或以更大的角度入射，撞到特征的顶部或侧壁。这种离子“遮挡???”使离子-中性反应物通量比率偏离协同作用（图2）。  假如将离子推下高深宽比特征，离子能量可能会增加，但这会增加掩膜消耗，反过来又需要更厚的掩膜或硬掩膜材料的创新。  除了这一挑战，还有离子撞击侧壁并导致通道某些部位关键尺寸 （CD） 大于所需的问题。当这种“弯曲”（图2）变得太大时，可能会导致两个孔接在一起。  但还有一个更大的问题——沿孔“扭曲”，这是由于射频等离子体系统中高阶谐波变形的充电效应导致了离子角分布的稍微变化。  高深宽比刻蚀问题的解决方案  认真观看等离子体系统，尤其是射频子系统，就会发觉一个解决方案。事实证明，降低频率，使得通过高压鞘层加速的离子传输时间接近半周期，就能很大化给定射频功率的离子能量峰值。频率降低和离子能量峰值提升导致离子的角分布减小，使它们更有可能到达高深宽比特征的底部（图3）。   图3：降低等离子体频率会减小离子的角分布，增加它们到达高深宽比特征底部的可能性。  因此，硬件设计专注向更低频率、更高功率和更低占空比进展。  尽管转变了硬件设计，但在128层或更多层数的常用氧化物/氮化物 （ONON） 刻蚀6.9微米深的通道孔仍旧特别困难。  因此，泛林正在测试一种不同的方法来实现所需的刻蚀深度，即先通过设定（例如5微米）刻蚀通道孔，然后在侧壁上沉积爱护性衬垫，以避开过度的横向刻蚀。在随后的步骤中，通道孔始终刻蚀到6.9微米。  添加衬垫以在不增加整个结构的关键尺寸的状况下进行额外的1微米刻蚀。虽然这个过程仍旧需要诸多优化，但该测试展现了一条很有前途的、刻蚀更小更深孔的途径。  图形化面临的挑战和协同优化  规律和存储的图形化可能是芯片制造商削减成本和优化性能的重中之重。现在，这一切都关乎以很小的变化缩小到更小的结构。这种变化可以通过边缘定位误差 （EPE） 来衡量。  例如，对准孔面临几个变量的挑战，例如线边缘粗糙度、扫描仪套准jing度误差以及关键尺寸变化，包括由EUV曝光随机误差引起的局部关键尺寸变化。器件设计通常受限于变化的极值，而不是平均值。比如，管理这些变化以适应很坏的状况可能占用规律后端高达50%的区域，并大幅增加制造成本。  掌握变化的一种方法是通过工艺间协同优化，这通常意味着在刻蚀期间补偿光刻误差。为了协同优化起作用，刻蚀设备必需具有合适的可调性，以更好地掌握跨晶圆以及晶圆到晶圆的刻蚀行为。  由于晶圆总会遇到不同的等离子体条件和气体分布，制造受控的温度变化反过来可以使工艺具备可调性，并有助于补偿腔室内和来自光刻机的变化。  掌握温度从而掌握刻蚀速率的一种方法是在卡盘和晶圆上创建可调温度区。十多年来，