高速PCB设计中的时序分析及仿真策略解析.docx

PAGE 1 PAGE 1 高速PCB设计中的时序分析及仿真策略解析 在网络通讯领域，ATM交换机、路由器、千兆以太网以及各种网关设备中，系统数据速率、时钟速率不断提高，相应处理器的工作频率也越来越高;数据、语音、图像的传输速度已经远远高于500Mbps，数百兆乃至数吉的背板也越来越普遍。数字系统速度的提高意味着信号的升降时间尽可能短，由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出。当信号的互连延迟大于边沿信号翻转时间的20%时，板上的信号导线就会呈现出传输线效应，这样的设计就成为高速设计。高速问题的消失给硬件设计带来了更大的挑战，有很多从规律角度看来正确的设计，假如在实际PCB设计中处理不当就会导致整个设计失败，这种情形在日益追求高速的网络通信领域更加明显。猜测，在将来的硬件电路设计开销方面，规律功能设计的开销将大为缩减，而与高速设计相关的开销将占总开销的80%甚至更多。高速问题已成为系统设计能否胜利的重要因素之一。 因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严峻影响系统的正常时序，系统时序余量的削减迫使人们关注影响数字波形时序和质量的各种现象。由于速度的提高使时序变得苛刻时，无论事先对系统原理理解得多么透彻，任何忽视和简化都可能给系统带来严峻的后果。在高速设计中，时序问题的影响更为关键，本文将特地争论高速设计中的时序分析及其仿真策略。  1 公共时钟同步的时序分析及仿真  在高速数字电路中，数据的传输一般都通过时钟对数据信号进行有序的收发掌握。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都可能导致信号时序的违反和功能混乱。在低速系统中，互连延迟和振铃等现象都可忽视不计，由于在这种低速系统中信号有足够的时间达到稳定状态。但在高速系统中，边沿速率加快、系统时钟速率上升，信号在器件之间的传输时间以及同步预备时间都缩短，传输线上的等效电容、电感也会对信号的数字转换产生延迟和畸变，再加上信号延时不匹配等因素，都会影响芯片的建立和保持时间，导致芯片无法正确收发数据、系统无法正常工作。  所谓公共时钟同步，是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器(CLOCK BUFFER)发出同相时钟的作用下，完成数据的发送和接收。图1所示为一个典型的公共时钟同步数据收发工作示意图。图1中，晶振CRYSTAL产生输出信号CLK_IN到达时钟安排器CLOCK BUFFER，经CLOCK BUFFER安排缓冲后发出两路同相时钟，一路是CLKB，用于DRIVER的数据输出;另一路是CLKA，用于采样锁存由DRIVER发往RECEIVER的数据。时钟CLKB经Tflt_CLKB一段飞行时间(FLIGHT TIME)后到达DRIVER，DRIVER内部数据由CLKB锁存经过TCO_DATA时间后消失在DRIVER的输出端口上，输出的数据然后再经过一段飞行时间Tflt_DATA到达RECEIVER的输入端口;在RECEIVER的输入端口上，利用CLOCK BUFFER产生的另一个时钟CLKA(经过的延时就是CLKA时钟飞行时间，即Tflt_CLKA)采样锁存这批来自DRIVER的数据，从而完成COMMON CLOCK一个时钟周期的数据传送过程。  图1 数据由DRIVER发向RECEIVER的公共时钟同步工作示意图  以上过程表明，到达RECEIVER的数据是利用时钟下一个周期的上升沿采样的，据此可得到数据传送所应满意的两个必要条件：①RECEIVER输入端的数据一般都有所要求的建立时间Tsetup，它表示数据有效必需先于时钟有效的时间值，数据信号到达输入端的时间应当足够早于时钟信号，由此可得出建立时间所满意的不等式;②为了胜利地将数据锁存到器件内部，数据信号必需在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间，CLKA的延时必需小于数据的无效时间(INVALID)，由此可得出保持时间所满意的不等式。  1.1 数据建立时间的时序分析  由个条件可知，数据信号必需先于时钟CLKA到达接收端，才能正确地锁存数据。在公共时钟总线中，个时钟周期的作用是将数据锁存到DRIVER的输出端，其次个时钟周期则将数据锁存到RECEIVER的内部，这意味着数据信号到达RECEIVER输入端的时间应当足够早于时钟信号CLKA。为了满意这一条件，必需确定时钟和数据信号到达RECEIVER的延时并保证满意接收端建立时间的要求，任何比需要的建立时间多出来的时间量即为建立时间时序余量Tmargin。在图1的时序图中，全部箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的