寄存器描述及其VHDL语言现象.pptxVIP

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2022-07-04 发布于上海
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寄存器描述及其VHDL语言现象.pptx

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; 寄存器描述及其VHDL语言现象 ; 寄存器描述及其VHDL语言现象 ; 寄存器描述及其VHDL语言现象 ; 寄存器描述及其VHDL语言现象 ;1.2 D触发器VHDL描述的语言现象说明 ; 寄存器描述及其VHDL语言现象 ;【例4-9】 ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ; ;5. 不完整条件语句与时序电路 ; 寄存器描述及其VHDL语言现象 ; 寄存器描述及其VHDL语言现象 ;【例4-13】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) -- 必须打开STD_LOGIC_1164程序包 THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END ;; 寄存器描述及其VHDL语言现象 ; 寄存器描述及其VHDL语言现象 ; 寄存器描述及其VHDL语言现象 ;1.3 实现时序电路的VHDL不同表达方式 ; 寄存器描述及其VHDL语言现象 ;【例4-17】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2: PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; QQ = Q2 ; END PROCESS ; ;