等精度频率计设计.pptxVIP

; 等精度频率计设计 ;1.1 主系统组成;1.2 测频原理; 设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立：; 占空比 = 12-3;【例12-1】 LIBRARY IEEE; --等精度频率计FPGA设计部分 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY etester IS PORT (BCLK : IN STD_LOGIC; --标准频率时钟信号clock2，50MHZ TCLK : IN STD_LOGIC; --待测频率时钟信号 CLR : IN STD_LOGIC; --清零和初始化信号 CL : IN STD_LOGIC; --当SPUL为高电平时，CL为预置门控信号，用于测频计数 --时间控制当SPUL为低电平时，CL为测脉宽控制信号， --CL高电平时测高电平脉宽而当CL为低电平时，测低电平脉宽。 SPUL : IN STD_LOGIC; --测频或测脉宽控制 START : OUT STD_LOGIC;--起始计数标志信号 EEND : OUT STD_LOGIC; --由低电平变到高电平时指示脉宽计数结束， SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --数据读出选同控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8位数据读出 END etester; ARCHITECTURE behav OF etester IS SIGNAL BZQ : STD_LOGIC_VECTOR(31 DOWNTO 0); --标准计数器 SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0); --测频计数器 SIGNAL ENA : STD_LOGIC; --计数使能 SIGNAL MA, CLK1, CLK2, CLK3 : STD_LOGIC; SIGNAL Q1, Q2, Q3， BENA, PUL : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0);;BEGIN START = ENA ; DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE -- 标准频率计数低8位输出 BZQ(15 DOWNTO 8) WHEN SEL=001 ELSE BZQ(23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE -- 标准频率计数最高8位输出 TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE --待测频率计数值最低8位输出 TSQ(15 DOWNTO 8) WHEN SEL=101 ELSE TSQ(23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO 24) WHEN SEL=111 ELSE --待测频率计数值最高8位输出 TSQ(31 DOWNTO 24) ; BZH : PROCESS(BCLK, CLR) --标准频率测试计数器，标准计数器 BEGIN IF CLR = 1 THEN BZQ = ( OTHERS=0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA = 1 THEN BZQ = BZQ + 1; END IF; END IF; END PROCESS; TF : PROCESS(TCLK, CLR, ENA) --待测频率计数器，测频计数器 BEGIN IF CLR = 1 THEN TSQ = ( OTHERS=0 ); ELSIF TCLKEVENT AND TCLK = 1 THEN IF ENA = 1 THEN TS