详解半导体5纳米制程技术及成本挑战.docxVIP

PAGE 1 PAGE 1 详解半导体5纳米制程技术及成本挑战 半导体业自28纳米进步到22/20纳米，受193i光刻机所限，必需采纳两次图形曝光技术（DP）。再进一步进展至16/14纳 米时，大多采纳finFET技术。如今finFET技术也一代一代升级，加上193i的光学技术延长，采纳SADP、SAQP等，所以将来到10纳米甚至 7纳米时，基本上可以使用同样的设备，好像己无悬念，只是芯片的制造成本会快速增加。然而到5纳米时确定是个坎，由于假如EUV不能预备好，就要被迫采纳 五次图形曝光技术（FP），这已引起业界的关注。 而对于更先进5纳米生产线来说，至今业界尚无关于它的投资估量。但是依据16/14 纳米的阅历，以每1000硅片需要1.5亿至1.6亿美元计，推想将来的5纳米制程，由于可能要用到EUV光刻，每台设备需约1亿美元，因此它的投资确定 会大大超过之前。所以将来建设一条芯片生产线需要100亿美元是完全有可能的。生产线的量产是个系统工程，需要材料、设备、晶体管结构、EDA工具等与之配套，对于半导体业是个更大的挑战。新的晶体管型式，加上掩膜、图形、材料、工艺掌握及互连等一系列问题，将导致将来半导体业将面临很多的困难。在近期的会议上，Intel发布的一份引起了业界关注，并进一步推动业界开头思索将来先进工艺制程的进展方向。Intel公司提出的下一代晶体管结构