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PAGE 1 PAGE 1 消除高速串行链路的时钟抖动 随着新一代串行数据标准胜利地从快速过渡到超高速，设计人员需要花费大量时间考虑这些高速信号的模拟设计，只是简洁关注1、0数字域信号远远不能满意实际要求。为了找到潜在的问题并加以解决，从而避开现场应用消失这些问题，设计人员必需检查实际设计参数。信号完整性(SI)工程师必需降低或消退时钟抖动对系统性能的影响。本文争论了针对典型速率为1Gbps或更高速率的高速串行数据链路的简洁、有用方法。  高速串行链路的特性取决于SI工程师发觉问题、理解问题以及解决抖动问题的力量。在本文争论中，我们假设PHY(物理层)和SerDes(串行器-解串器)器件的时钟和数据恢复(CDR)电路与兼容于设备的应用标准。在串行通信系统中，CDR从数据流中恢复时钟信号。所以，关键的操作是从串行数据流中提取数据，并将其与数据发送器时钟同步。发送器总会在肯定程度上造成恢复时钟的抖动，我们假设这种影响微小。为简洁起见，假设恢复时钟的任何明显抖动都将耦合到电缆链路(作为EMI)或PCB(作为串扰)。  “抖动传输”、“抖动容差”和“所产生的抖动”是重要的测量指标，而它们对PHY和SerDes的影响要比对系统通道的测试影响更大。假设设计中使用的器件满意设备级测试要求。由此，我们将主要考虑整体系统，寻求一种方法在接收器端牢靠采集串行数据，我们将考