触发器的电路结构和工作原理.pptVIP

* 5.3 触发器的电路结构和工作原理 锁存器在E的高（低）电平期间更新状态（对信号敏感） 触发器在CP（时钟脉冲）的上升沿（下降沿）作用下刷新状态（对信号敏感） 触发器主要有三种电路结构：主从触发器、维持阻塞触发器和利用传输延迟的触发器 * 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.3.1 主从触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 * 2. 由传输门组成的CMOS边沿D 触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 * 工作原理： (2) CP由0跳变到1 : =0，C=1， 从锁存器跟随主锁存器的状态变化。 输出状态转换发生在CP信号上升沿到达后的瞬间。 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 * 初态：D信号作用前Q端的状态，初态用Q n表示。 次态：D信号作用后Q端的状态次态用Q n+1表示。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。 * 。 2. 典型集成电路 74HC/HCT74 中D触发器的逻辑图 * 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，上升沿触发的D功能触发器 * 5.3.2 维持阻塞触发器 1. 电路结构与工作原理 置0维持线 响应输入D和CP信号 根据 、 确定触发器的状态 * CP = 0 2. 工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 0 1 1 D D G 1 C P Q 1 G G 3 G 5 Q2 2 Q 3 S R Q 4 D G 6 Q Q 1 3 4 G Q3 = 1 Q2= 1 * 当CP 由0 跳变为1 在CP脉冲的上升沿，触发器按此前的D信号刷新 0 1 D D G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R G Q 4 D G 6 Q Q 1 0 0 D D 5 3 4 * 当CP =1 在CP脉冲的上升沿到来后瞬间转换输出状态 的状态不变， Q的状态不变 G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R G Q 4 D G Q Q 1 0 1 置1维持线 置0 阻塞线 1 1 0 0 置1阻塞、置0维持线 * 3. 典型集成电路-74LS74 * 5.4 触发器的逻辑功能 不同逻辑功能触发器的逻辑符号 D 触发器 JK 触发器 T 触发器 RS 触发器 * 触发器的逻辑功能 什么是触发器的现态和次态？ 触发器的逻辑功能：指触发器的次态与现态、 输入信号之间的逻辑关系。 可用特性表、特性方程或状态图来描述。 * 5.4.1 D 触发器 1. 特性表 Qn D Qn+1 0 0 0 0 1 1 1 0 0 1 1 1 2. 特性方程 Qn+1 = D 3. 状态图 * 3.状态转换图 翻 转 1 0 0 1 1 1 1 1 置 1 1 1 0 1 0 0 1 1 置 0 0 0 0 1 1 1 0 0 状态不变 0 1 0 1 0 0 0 0 说 明 Qn+1 Qn K J 1.特性表 2.特性方程 5.4.2 JK 触发器 * 例5.4.1 设下降沿触发的JK 触发器时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。 * 5.4.3 T触发器 特性方程 状态转换图 特性表 0 1 1 1 0 1 1 1 0 0 0 0 T 国标逻辑符号 * 4. T′触发器---当T 触发器的T 恒等于1时 国标逻辑符号 特性方程 时钟脉冲每作用一次，触发器翻转一次。 * 5.4.4 SR 触发器