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寄存器的设计会计学第1页/共17页二、寄存器（一）中规模寄存器741751.逻辑符号 RG4表示四个触发器构成的寄存器。关联数字是1，关联到时序块的输入端数据送到触发器的输出。 2.功能 CT=0表示此端子为低电平时，四个触发器的输出为零。不受任何关联数字影响，异步清除。 C1表示此端子是时钟，且上升沿有效。 在移位脉冲的作用下，低位触发器的状态送给高位，作为高位的次态输出。左移寄存器第2页/共17页 假设4是低位寄存器，1是高位寄存器。由D触发器的特性方程可知：1101第3页/共17页？欲存入数码1011：采用串行输入 只有一个数据输入端解决的办法：在 4个移位脉冲的作用下 ，依次送入数码。左移寄存器：先送高位，后送低位。右移寄存器：先送低位，后送高位。由于该电路为一左移寄存器，数码输入顺序为4页/共17页欲存入数码1011，即D1D2D3D4= 1011 输 入 输 出 R CP DSRD0… D3 MB MADSL Q0n+1 Q1n+1 Q2n+1Q3n+10 X X X … X X X X 0 0 0 0 ↑ Xd0 … d3 1 1 X d0 d1d2d31 0 X X … X X X XQ0n Q1nQ2nQ3n1 ↑ 1 X … X 0 1 XQ0nQ1nQ2n ↑ 0 X … X 0 1 XQ0nQ1nQ2n1↑ X X … X 1 0 1Q1nQ2nQ3n ↑ X X … X 1 0 0 Q1nQ2nQ3n 1 X X X … X 0 0 X Q0n Q1n Q2nQ2n 第5页/共17页（二）四位双向移位寄存器7419474194功能表1010LIBRARY IEEEUSE IEEE.std_logic_1164.all;ENTITY vshiftreg IS PORT (CP，R，DSR,DSL:IN STD_LOGIC; S: STD_LOGIC_VECTOR (2 DOWNTO 0); --FUNCTION SELECT D: STD_LOGIC_VECTOR (7 DOWNTO 0); --DATA IN Q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); --DATA OUTEND vshiftreg;ARCHITECTURE vshiftreg_arch OF vshiftreg IS SIGNAL IQ: STD_LOGIC_VECTOR (7 DOWNTO 0);BEGIN第6页/共17页（二）四位双向移位寄存器74194用VHDL程序实现8位移位寄存器 定义一个中间信号IQ PROCESS(CP,R,IQ) BEGIN IF ( R=‘1’) THEN IQ = ( OTHERS = ‘0’); --异步清除 ELSIF (CP’EVENT AND CP=‘1’) THEN CASE CONV_INTEGER(S) IS WHEN 0 = NULL; --保持 WHEN 1 = IQ =D; --预置 WHEN 2 = IQ = DSR IQ(7 DOWNTO 1); --右移 WHEN 3 = IQ = IQ(6 DOWNTO 0) DSL; --左移 WHEN 4 = IQ = IQ(0) IQ(7 DOWNTO 1); --循环右移 WHEN 5 = IQ = IQ(6 DOWNTO 0) IQ(7); --循环左移 WHEN 6 = IQ = IQ(7) IQ(7 DOWNTO 1); --算数右移 WHEN 7 = IQ = IQ(6 DOWNTO 0) ‘0’; --算数左移 WHEN OTHERS = NULL; END CASE; END IF; Q