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使用Quartus进行多功能数字钟设计 PAGE 4 EDA设计 使用Quartus II进行多功能数字钟设计 院 系： 机械工程 专 业： 车辆工程 姓 名： 张小辉 学 号： 115101000151 指导老师： 蒋立平、花汉兵 时 间： 2016年5月25日 Abstract This experiment is electric comprehensive experimental course work and need to use the Quartus II software, Quartus II is Altera integrated PLD / FPGA development software, schematic and VHDL, Verilog HDL and AHDL (Altera hardware description language support) etc. a variety of design input form, embedded in its own synthesizer and simulator can complete hardware configuration complete PLD design process from design entry to). The need to complete the design of a digital clock, and debug the design of experiment and simulation, the experimental goal is to achieve timing, school, reset, keep and the whole point timekeeping and other basic functions, and then download to the smartsopc experimental system debugging and validation. Key words: Electric power integrated experiment Quartus II Digital clock design Simulation 目录 TOC \o 1-3 \h \z \u EDA设计 2 摘要 3 目录 5 一、设计要求[1] 5 二、工作原理[2] 6 三、各模块说明[3] 7 1、分频模块 7 2、计时模块 9 3、动态显示模块[3] 11 4、校分与校时模块 11 5、清零模块 13 6、保持模块 13 7、报时模块 13 四、总电路的形成 15 五、调试、编程下载 16 六、试验中出现的问题及解决办法 17 七、实验收获与感受 18 八、参考文献 19 一、设计要求[1] 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。 具体要求如下： 能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。 分别由六个数码管显示时分秒的计时。 K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。 K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。 在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。 设计想要实现的部分提高要求 由于我没有本实验所需相关基础，我只选择了时钟具有整点报时功能这一提高功能，当时钟计到59分53秒时开始报时，在59分53秒, 59分55秒,59分57秒时报时频率为512Hz,59分59秒时报时频率为1KHz。 4. 仿真与验证 用QuartusⅡ软件对设计电路进行功能仿真，并下载到实验板上对其功能进行验证。 二、工作原理[2] 数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分、校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。 三、各模块说明[3] 1、分频模块 实验箱只提供了48MHZ频率的晶振，需要使用分频模块以得到我们所需的