数字逻辑第3章组合逻辑电路.pptVIP

3.4.5 组合逻辑电路的险象 假定门电路的延时时间为tpd。根据“与非”运算，“与非”门的输出端是由“1”变到“0”，再从“0”变到“1”。由于门电路有延时时间tpd，故输出值的变化滞后输入值tpd时间，如图3-30所示。 图3-30 门电路的延时 第六十二页，共一百一十二页。 1. 组合逻辑电路中的竞争与险象 组合逻辑电路是由门电路组合而成的，在组合逻辑电路中每一层的门电路个数和类型都不会相同，这就会出现一个现象，那即是当输入信号经过组合逻辑电路中间层门电路的逻辑运算后，到达第Ki层门电路输入端的时间不一致，这种现象称为竞争。 竞争可能导致第Ki层的输出端产生短暂的一个延时tpd或者几个延时tpd的错误输出值，然后又回到正确的输出值，这种现象称为险象。值得注意的是，并不是所有竞争现象必然会产生险象。也就是，组合逻辑电路虽然有竞争现象产生，但是不会一定产生险象。 第六十三页，共一百一十二页。 必须强调的是险象其一是由于竞争现象存在，它属于电路结构的问题。其二是电路输入发生变化的时候，例如一个输入变量从“0”变到“1”，再从“1”变到“0”，可能产生险象。 图3-31的组合逻辑电路由三层门电路组成。设每个门的延时时间为tpd。假定输入变量A和C的值始终为“1”。输入变量