第7章 数字系统设计实例.pptVIP

图7-14 实用多功能电子表外部接口 第94页，共170页，编辑于2022年，星期日 1．输入 (1) func_key：功能键，控制电子表的功能号。 (2) key1：调整key1，功能1时按下可显示闹钟设置时间；功能2时用作跑表暂停键；功能3、4时分别用于调数字钟和闹钟的小时数；功能5时用于调日期的月份。 (3) key2：调整key2，功能1时按下可显示当前日期；功能2时用作跑表清零键；功能3、4时分别用于调数字钟和闹钟的分钟数；功能5时用于调日期的日期数。 第95页，共170页，编辑于2022年，星期日 (4) clk_1 Hz：数字钟时钟(1 Hz)输入。 (5) clk_1 kHz：1 kHz时钟，是整点报时和定点报时所需的频率。另外，10分频后还可得到100 Hz频率信号作为数字跑表时钟输入。 第96页，共170页，编辑于2022年，星期日 2．输出 (1) mode：显示电子表的功能号1～5。 (2) hour：功能1、3和4时显示小时数；功能2时显示跑表的分钟数；功能5时显示月份。 (3) minute：功能1、3和4时显示分钟数；功能2时显示跑表的秒数；功能5时显示日期数。 (4) second：功能1时显示秒数；功能2时显示1%秒；功能3、4和5时均显示0。 (5) alarm：连至扬声器，用于整点报时及闹钟报时。 第97页，共170页，编辑于2022年，星期日 7.4.2 电路组成 在明确电子表的功能后，可对电子表进行模块划分得到电子表设计的结构框图，如图7-15所示。 第98页，共170页，编辑于2022年，星期日 图7-15 实用多功能电子表结构框图 第99页，共170页，编辑于2022年，星期日 从结构框图中可以看出，模块划分与功能划分存在不同之处。下面分别对几个模块加以说明。 1．数字钟与调时模块 由于调时功能改变的就是数字钟的时和分，因此应将这两个功能合在同一模块中。这是因为在VHDL和Verilog HDL中都不允许两个进程对同一信号进行赋值(即多重驱动)。此模块的输入有下面3个。 第100页，共170页，编辑于2022年，星期日 (1) clk_1：时钟输入。当处在数字钟功能时，clk_1应为1 Hz的时钟信号；当处在调时功能时，clk_1应为按key1和key2调整键产生的adjust_key1和adjust_key2脉冲信号。因此可描述clk_1为clk_1=(clk_1 Hzmode!=3)||(mode==3(adjust_key1||adjust_key2));即当不处于功能3时为1 Hz时钟信号，处于功能3时为adjust_key1或adjust_key2脉冲信号。这样，当将电子表调整到数字钟功能外的其他功能时将不会影响数字钟的运行。 第101页，共170页，编辑于2022年，星期日 (2) adjust_key1和adjust_key2：在EDA实验平台上实现时，key1(KEY2)和key2(KEY3)两个调整键是乒乓开关，即每按动一次，相应引脚上的电平就翻转一次。这里需将其变为琴键开关，即每按动一次将产生一个上跳脉冲，从而启动进程的运行。有关乒乓开关和琴键开关的说明请参见附录。 此模块的输出为6位时、7位分和7位秒，采用BCD码表示。 第102页，共170页，编辑于2022年，星期日 2．跑表模块 跑表的设计与数字钟的设计基本相同，不同的是其输入时钟应为100 Hz的信号，同时还应增加暂停键(key1)和清零键(key2)。因此其时钟clk_2应描述为 clk_2=clk_100 Hzmode==2!key1; 即当电子表处于功能2时启动跑表模块运行，时钟为100 Hz，key1(乒乓开关)则作为时钟使能信号，也即作为跑表的暂停键。 跑表模块的输出为7位分、7位秒和8位1%秒，采用BCD码显示。 第103页，共170页，编辑于2022年，星期日 3．闹钟设置模块 闹钟设置模块的输入为两个调整键clk_key1和c