第二章PLD硬件特性.pptVIP

不同的LAB通过在可编程连线阵列PIA上布线，以相互连接构成所需的逻辑，这个全局总线是一种可编程通道。 MAX7000内部的专用输入，I/O引脚和宏单元输出都连接到PIA，由PIA把这些信号送到器件内的各个地方。 I/O控制块允许每个I/O引脚单独被配置为输入输出和双向工作方式。 所有I/O引脚都有一个三态缓冲器，它的控制信号来自一个多路选择器，可选择用全局输出使能信号其中之一进行控制或者接地或电源。 器件引脚 I/O控制块 引脚的三态缓冲控制端接地时，输出高阻，这时可以做专用输入引脚。三态缓冲控制端接电源时，输出一直使能，为普通输出引脚。MAX7000结构提供双I/O反馈。当I/O引脚被配置成输入引脚时，与其相联的宏单元可以作为隐埋逻辑使用。 MAX7000的I/O控制块还提供减缓输出缓冲器的电压摆率选择项，以降低工作速度要求不高的信号在开关瞬间产生的噪声。 MAX7000为了降低功耗，提供可编程的速度或功率优化，应用设计中可以关键部分全功率状态而其余部分可工作在低功率状态。 I/O工作电压，E，S系列5伏电压，A和AE系列为3.3伏混合工作电压，B系列2.5伏工作电压。 除CPLD外另一类大规模可编程逻辑器件 FPGA使用的是另一种可编程逻辑形成方法，即可编程查表(Look Up Table,LUT)结构LUT是可编程的最小逻辑构成单元。大部分FPGA采用基于用SRAM构成逻辑函数发生器，一个N个输入的LUT可以实现N个输入变量的任何逻辑功能。 一个N输入的查找表，需要SRAM存储N个输入构成的真值表，需要2N个位的SRAM单元，所有N不可能很大，否则LUT的利用率很低。多于N个输入的逻辑函数分几个查找表分开实现。 Xlinx公司的XC4000系列，Spartan系列，Altera公司的FLEX10K、ACEX、APEX、Cyclone系列都是采用SRAM查找表构成，是典型的FPGA器件。 Cyclone系列是一款低成本高性价比的典型的FPGA器件。 Cyclone器件主要由：逻辑阵列块(LAB)、嵌入式存储块、I/O单元和PLL等模块构成，各模块之间存在丰富的互联线和时钟网络。 Cyclone器件的可编程资源主要来自逻辑阵列块LAB，每个LAB都是由多个LE(Logic Element)逻辑单元来构成。它是基本的可编程单元。 上图LE主要由一个4输入的查找表LUT、进位链逻辑和一个可编程的寄存器构成。4输入LUT可完成任意4输入1输出的组合逻辑功能，进位链逻辑带进位选择，可灵活构成加法或减法逻辑。每个LE输出都可以连接到局部布线，行列，LUT链寄存器链等布线资源。 LE中每个可编程寄存器可配置成D,T,JK,SR寄存器模式。都具有数据,异步数据装载，时钟，时钟使能，清零和异步置位/复位输入信号。在只需组合逻辑的场合可以将寄存器旁路。 LE有3个输出驱动内部互连，一个LE中的触发器和LUT能够用来完成不相关的功能。 Cyclone的LE可以工作在两种操作模式：普通模式；动态算术模式 普通模式下LE适合通用逻辑应用和组合逻辑的实现，来组LAB局部互连的4个输入将作为4输入1输出的LUT的输入端口，LE的输入信号可以作为LE中寄存器的异步转载信号。 动态算术模式下可以更好的实现加法器，计数器，累加器，比较器。单个LE内有4个2输入LUT，可以被配置成动态的加法/减法器。 LAB结构 LAB LAB(逻辑阵列块)由一系列相邻的LE构成，每个LAB包含10LE，LE进位与级联链，控制信号，LAB局部互连，LUT链和寄存器链。LE排列成LAB阵列，构成了FPGA丰富的编程资源。 局部互连用来在同一个LAB中的LE之间传输信号，LUT链用来连接LE的LUT输出和下一个LE的LUT输入，寄存器链用来连接下一个LE的寄存器输出和下一个LE的寄存器的数据输入。 LAB中的局部互连信号可以驱动在同一个LAB中的LE，可以连接行与列互连和在同一个LAB中的LE。 相邻的LAB、PLL(锁相环)、嵌入式RAM块通过直线也可以驱动一个LAB的局部互连。 每个LAB都有专用逻辑生成LE的控制信号，这些控制信号有：时钟，时钟使能，异步清零，同步清零，异步预置/装载，同步装载，加减控制，上图为这些控制信号生成的逻辑图。 动态算术模式下，LE快速进位选择功能由进位选择链提供，进位选择链通过冗余进位计算方式提高进位功能的速度，计算进位时，预先对进位输入0和1的两种情况都计算，然后再选择。 LE之间也存在进位链，一个LAB中存在两条进位链 可编程逻辑器件（Programmable Logic Device）PLD是70年代发展起来的一种数字逻辑集成器件，是大规模集成电路技术发展的产物，是一种半