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3. 555定时器 构成：分压器、电压比较器、SR锁存器、放电三极管、缓冲器 各引脚与电路对应关系 应用 施密特触发器 单稳态触发器 多谐振荡器 第三十一页，共八十三页。 5.EDA设计 第三十二页，共八十三页。 2、编码器 设计一个 8 输入优先级编码器，y0 级别最低，y7 级别最高；输出为3位编码。 第三十三页，共八十三页。 第三十四页，共八十三页。 3、译码器 译码器是编码器的逆过程。如 3-8 译码器： 第三十五页，共八十三页。 第三十六页，共八十三页。 译码输出低有效 第三十七页，共八十三页。 4、加法器 带进位的 4位加法器符号如下： 第三十八页，共八十三页。 方法1：用for – loop语句实现 第三十九页，共八十三页。 第四十页，共八十三页。 方法2：直接使用加法“+”函数： 第四十一页，共八十三页。 第四十二页，共八十三页。 加法器仿真结果： 第四十三页，共八十三页。 5、多路选择器 前面用 if 语句、case 语句、条 件赋值语句、选择赋值语句分别描 述过 4 选 1 选择器。 6、三态门及总线缓冲器 VHDL语言通过指定大写的 Z 值表示高阻状态 a : std_logic; a_bus : std_logic_vector(7 downto 0); 指定高阻状态如下： a = ‘Z’ ; a_bus = “ZZZZZZZZ” ; 第四十四页，共八十三页。 1）三态门电路描述 第四十五页，共八十三页。 三态门仿真结果： 第四十六页，共八十三页。 2）单向总线缓冲器 第四十七页，共八十三页。 3）双向总线缓冲器 第四十八页，共八十三页。 第四十九页，共八十三页。 二、常用时序电路设计 1、触发器（Flip_Flop） 1）D触发器 第五十页，共八十三页。 异步置位/复位D触发器 第五十一页，共八十三页。 同步复位D触发器 第五十二页，共八十三页。 比较：异步置位的锁存器（Latch） 第五十三页，共八十三页。 2、寄存器 8位串行输入、串行输出移位寄存器： 第五十四页，共八十三页。 8位移位寄存器描述（结构描述） 第五十五页，共八十三页。 8位移位寄存器直接用信号连接描述 第五十六页，共八十三页。 第五十七页，共八十三页。 移位寄存器仿真结果： 第五十八页，共八十三页。 带允许端的十二进制计数器 第五十九页，共八十三页。 电子设计竞赛培训 数字电路 黄正华 2013年8月 第一页，共八十三页。 1.组合逻辑电路 2.锁存器与触发器 3.时序逻辑电路 4.脉冲波形的变换与产生 5.EDA设计 第二页，共八十三页。 一、组合电路的特点 = F0（I0、I1…, In - 1） = F1（I0、I1…, In - 1） = F1（I0、I1…, In - 1） 1. 逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。 2. 电路结构特点 (1) 输出、输入之间没有反馈延迟电路 (2) 不包含记忆性元件(触发器)，仅由门电路构成 I0 I1 In-1 Y0 Y1 Ym-1 组合逻辑 电路 1.组合逻辑电路 第三页，共八十三页。 二、组合电路逻辑功能表示方法 真值表，卡诺图，逻辑表达式，时间图(波形图) 三、组合电路分类 1. 按逻辑功能不同： 加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器 2. 按开关元件不同： CMOS TTL 3. 按集成度不同： SSI MSI LSI VLSI 第四页，共八十三页。 典型组合逻辑集成电路 真值表，功能表 编码器：2n→ n 普通编码器/优先编码器 使能端 CD4532： 8－3线优先编码器 译码器/数据分配器： n → 2n 译码器扩展：正确设置使能端 逻辑函数用译码器实现：译码器输出端为输入函数最小项 74X138：2－4线译码器 74X139：3－8线译码器 第五页，共八十三页。 数据选择器MUX 地址选择端－n、输入数据源端－ 2n ，输出端－单/互补 数据选择器扩展 逻辑函数发生器：类似译码器 数据选择器输出端为地址选择端最小项与各输入数据源端乘积之和 74HC151：地址选择端－3、数据源端－ 8 数值比较器 3个输出端：FAB，FAB，FA=B 位数扩展 确定高低位比较顺序，扩展输入端连接 串/并联比较方式选择 74HC