使用VHDL进行数字电路设计.ppt

精选ppt 反标注延时信息 在前仿真中只要用户调入设计就可以使用run命令进行仿真了，但在后仿真中还要使用命令include -sdf将延时信息反标（back-annotation）到电路中，这样VSS在仿真时，不但要考虑电路的逻辑关系同时还要考虑器件和连线的延迟，因此一些不好的设计虽然可以通过功能仿真，却无法通过后仿真。如果设置的仿真时间单位和仿真库的时间单位不符合，在反标时就会发生错误。 综合工具的使用 我们将通过Design Compiler的使用过程介绍综合优化的流程 Design Compiler 高层设计方法最根本的基石就是综合工具可以将VHDL源代码转换成最后的电路实现，因此综合工具的性能是影响设计结果的一个重要因素，Synopsys公司的综合工具Design Compiler是目前公认性能最好的综合器，它占据了绝大部分的综合器市场。 综合过程 在综合过程中VHDL源文件首先被读入VHDL Compiler，VHDL Compiler将VHDL源代码进行翻译（translation）和模块级优化（block-level optimization）后将其转化成一种中间格式，Design Compiler再将这种中间格式进行逻辑优化，最终生成和工艺库相关的网表（netlist）或逻辑图（schematic） 图例表示 过程说明 VHDL Compiler在进