4.8 组合逻辑电路的VHDL描述公开课.pptVIP

上一页 下一页 回目录 退出 4.4 数据选择器 第四章 组合逻辑电路 4.3 译码器 4.5 数值比较器 4.6 加法器 4.2 编码器 4.1 组合逻辑电路的分析方法与设计方法 4.7 组合逻辑电路中的竞争冒险 4.8 组合逻辑电路的VHDL描述 4.7 组合逻辑电路中的竞争冒险 一、产生竞争冒险的原因 1．逻辑竞争 如果输入信号中只有一个输入变量发生变化，经过多条路径传送后又重新会合到某个门上，由于不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达会合点的时间有先有后，这种竞争称为逻辑竞争。 竞争冒险——由于门电路延迟时间的存在，当输入信号改变时，这个变化的信号经过不同级数和不同延迟时间的门传到某点时，在时间上有先有后，这种信号传输的时差，也称为竞争。由于竞争而在输出端产生的虚假信号或错误的逻辑输出称为冒险。 由于G1门的延迟时间tpd2输出端出现了一个正向窄脉冲。 （1）产生“1冒险” 例：电路如图，已知输入波形，画输出波形。 解： （2）产生“0冒险” 4.7 组合逻辑电路中的竞争冒险 1 A L=A+A G 1 G 2 ≥1 1 A L=A A G 1 G 2 2．功能竞争输入信号中多个输入变量发生变化，由于变化快慢不同，到达某点的时间有先有后，这种竞争称为功能竞争。 例：全加器的电路出现了“竞争冒险”，在输出端Si产生了一个“0冒险”和一个“1冒险”信号。 0冒险 4.7 组合逻辑电路中的竞争冒险 则存在1冒险； 则存在0冒险。 二、冒险现象的识别 可采用代数法来判断一个组合电路是否存在逻辑冒险： 写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特定值（0或1）时，如果表达式能转换为： 4.7 组合逻辑电路中的竞争冒险 若输入变量A＝B＝l，则有： 因此，该电路存在0冒险。 画出A＝B＝l 时L的波形。 例4.7.1: 判断图示电路是否存在冒险，如有，指出冒险类型，画出输出波形。 解：写出逻辑表达式： 4.7 组合逻辑电路中的竞争冒险 C A B BC AC ≥1 L=AC+BC 三、冒险现象的消除方法 1．修改逻辑设计 （1）增加冗余项 在例4.7.1的电路中，存在冒险现象。如在其表达式中增加乘积项AB， 使其变为： 因此，该电路存在l冒险。 则在原来产生冒险的条件A＝B＝1时，L=1，不会产生冒险。 例4.7.2: 判断函数 是否存在冒险： 解：如果令A＝C＝0，则有 4.7 组合逻辑电路中的竞争冒险 （2）变换逻辑式，消去互补变量 例4.7.2的逻辑式 存在冒险现象。如将其变换为： 则在原来产生冒险的条件A＝C＝0时，L=0，不会产生冒险。 2．增加选通信号 在电路中增加一个选通脉冲，当输入信号转换完成，进入稳态后，才引入选通脉冲，将门打开。这样，输出就不会出现冒险脉冲。 选通信号 4.7 组合逻辑电路中的竞争冒险 1 1 1 A B EI Y 0 Y 1 Y 2 Y 3 3．增加输出滤波电容 在可能产生冒险的门电路输出端并接一个滤波电容（一般为4～20pF），利用电容两端的电压不能突变的特性，使输出波形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象的作用。 4.7 组合逻辑电路中的竞争冒险 1 A L=A A G 1 G 2 C 4.8 组合逻辑电路的VHDL描述 一、中间变量的VHDL描述 中间变量不能与输入/输出信号一起定义，而应该在结构体或进程中定义，可定义成信号（SIGNAL）或变量（VARIABLE）。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY hym IS PORT ( a、b、c : IN bit; y: OUT bit ); END hym; ARCHITECTURE ex12 OF hym IS SIGNAL m:bit; --定义中间变量m BEGIN m=a OR b； y=m AND c； END ex12; Y B A ≥1 C m 二、组合逻辑电路的VHDL描述 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY ym38 IS PORT ( a2，a1，a0，ei : IN std_