《微型计算机原理》教学课件 第6章 存储器.ppt

6.4 半导体存储器接口技术 6.4.1 存储器与CPU接口的一般问题 1．存储器与CPU之间的时序配合 2．CPU总线的负载能力 3．存储芯片的选用和地址分配 对芯片类型的选用 对芯片型号的选用 * 6.4.2 存储器与地址总线的连接 1．全译码法 全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。 例6-1 设CPU寻址空间为64KB（地址总线为16位），存储器由8片容量为8KB的芯片构成。采用全译码法寻址64KB容量存储器的结构如图6-3所示。 * A13～A15 3-8 译码器 Y0 Y1 Y7 A0～A12 8KB （1） CS 8KB （2） CS 8KB （8） CS 图6-10 全译码法结构图 * 2．部分译码法 部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。 例6-2 CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB容量存储器的结构如图6-4所示。 Y1 Y0 Y2 Y3 A14 A13 2-4 译码器 8KB （1） CS 8KB （4） CS 8KB （2） CS 8KB （3） CS A15 （不参加译码） A0～A12 图6-11 部分译码法结构 * 3．线选法 线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。 例6-3假定某微机系统的存储容量为8KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为2KB（即片内地址为11位）。图6-5所示为选用A11～A14作为片选控制的结构图。 A0～A10 （1） 2KB CS （4） 2KB CS （2） 2KB CS （3） 2KB CS 1 1 1 1 A11 A12 A13 A14 图6-12 线选法结构图 * 6.4.3 存储器与控制总线、数据总线的连接 1．存储器与控制总线的连接 对于存储器来说，与控制总线有关的外部接口信号线除如上所述的片选控制线外，主要还有两类：一是读写控制线，用于决定操作类型；二是行选通、列选通信号线（仅对DRAM芯片），用于控制DRAM的行、列地址线输入和动态刷新。 * 6.4.3 存储器与控制总线、数据总线的连接 2．存储器与数据总线的连接 在微机中，无论字长是多少，一般每个存储模块（8位机为单存储模块，16位机为双模块，32位机为4模块）都是以一个字节为基本单位来划分存储单元的，即每8位为一个存储单元，对应一个存储地址。 * 6.4.4 存储器接口举例 例6-4 用2716 EPROM芯片为某8位微处理器设计一个16KB的ROM存储器。已知该微处理器地址线为A0～A15，数据线为D0～D7，“允许访存”控制信号为/M，读出控制信号为/RD。 画出EPROM与CPU的连接框图。 D0 ～D7 A0～A10 RD CPU A11～A13 M Y7 Y1 Y0 +5V 74LS138 G2AG2BG GND Vcc +5V +5V VPP +25V O0～O7 2716 （1） OECE O0～O7 2716 （3）OECE O0～O7 2716 （2） OECE 图6-13 EPROM 与CPU连接框图 * 例6-5 某8位微机有地址总线16根，双向数据总线8根，控制总线中与主存相关的有“允许访存”信号（低电平有效）和读/写控制信号R/（高电平读、低电平写）。试用SRAM芯片2114为该机设计一个8KB的存储器并画出连接框图。 Vcc A12 A11 A10 CPU MREQ A9 A0 R/W D0~7 74LS138 C B A G2AG2BG11 Y7 Y0 Y1 CS 2114 (2) CS 2114 (1) CS 2114 (4) CS 2114 (3) CS 2114 (16) CS 2114 (15) 图6-14 存储器与CPU连接框图 * 6.5 高速缓冲存储器 6.5.1 Cache系统基本结构与原理 主存 数据总线 CPU 主存 地址 寄存器MA 替换控制部件 主存-Cache 地址变换 机构 Cache 地址 寄存器 Cache 存储体 多字宽 地址总线 不命中 图6-15 Cache系统基本结构框