数字超大规模集成电路设计 (71).pdf

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2022-12-18 发布于陕西
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7.2 有比逻辑 7.2.1 伪NMOS逻辑门的静态特性 11 有比逻辑简化一个开关网络，以减少实现所需晶体管数目： V DD • N 个晶体管+ 负载电阻负载 • V = V OH DD RL RPDN • V = V OL DD R + R PDN L F In1 In2 PDN In3 GND 12 有比逻辑门电路 V V V DD DD DD Resistive Depletion PMOS 电阻负载耗尽型 PMOS Load R Load VT 0 负载 L NMOS Load V 负载 SS F F F In1 In1 In1 In2 PDN In2 PDN In2 PDN In3 In3 In3 V V V SS SS SS (a) 电阻负载（b）ED(N)MOS电路（c ）伪NMOS 伪NMOS VDD