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PAGE PAGE 2 集成电路设计原理 课程设计报告 姓名： xxx 学号：xxxxxxxxx 指导教师：xx 一、 课程设计目的 1、掌握集成电路典型制造工艺流程及其所需的光刻掩膜版，以及每块光刻掩膜版的 作用，能够识别集成电路版图； 2、掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路， 学会电路图录入和电路模拟软件（spice）的使用； 3、掌握集成电路性能与版图布局布线之间的关系，能够合理进行版图规划； 4、掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设 计集成电路版图，学会版图录入和版图设计规则检查（DRC）软件的使用； 5、学会电路与版图一致性检查（LVS）、版图参数提取（LPE）及版图后模拟软件的使用。 二、课程设计内容 1、提取电路。 2、版图和所提取的电路图一致性检测（LVS）。 3、电路分析。 4、电路功能仿真。 5、画出版图，并进行 DRC 检测。 6、将自己所画出的版图和原来的电路图进行一致性检测 三、设计过程 （一）从给出的版图中提电路。 1 2、提出电路并绘制电路，绘制完毕后将电路进行整理，并对电路中每一个管子进行 参数设置。 电路图如下： （二） 从电路图中分析电路功能。 初步分析电路，发现其为一个带使能端 E 的 D 触发器，E=1 时 D 触发器有效，反之无效 （三） 通过做 LVS，将电路图与版图信息进行比较。 导出 cdl，gds 及 rul 文件。1）、导出 cdl 文件（电路图）。 Icfb 中 file——export——cdl，修改路径及文件名。如果导出失败，则可以在终端键入 vi si.log 查看错误。 、导出.gds 文件（版图）。 Icfb 中 file——export——stream，修改路径及文件名。如果导出失败，可以在终端键入 vi pipo.log 查看错误。 、修改.rul 文件。 在终端 /kecheng/yangx216 路径下键入 vi lvs.rul 进入 rul 文件修改。PRIMARY 改为 x216, INDISK 改为 x216.gds。 、修改 x216.cdl 文件。 在终端 /kecheng/x216 路径下键入 vi x216.cdl, 进入.cdl 文件进行修改，由于 cdl 文件中 p 管用 PM 表示，n 管用 NM 表示，而.gds 文件中 p 管用 P 表示，n 管用 N 表 示，所以必须在cdl 文件中加入 equiv P=PM N=NM，或者在导出cdl 文件时填写， 否则无法进行比较。 、进行 LVS 在终端键入 LOGLVS 进入软件运行环境。依次键入 cir x216.cdl con x216 sum(非必须，查看有多少个 n 管和 p 管) 最后键入 x 退出。 在终端键入 PDRACULA，进入软件运行环境。键入/get lvs.rul（读 rul 文件） /f 退出 运行 ，键入 vi lvs.lvs 可以查看版图信息与电路图信息比较。 发现错误后，根据所提供信息修改电路图（因为版图信息一定是正确的），保存后重新导出.cdl 文件并修改，然后从 LOGLVS 重复以上步骤，直至查看 lvs.lvs 文件发现版图与电路图完全匹配为止 （四）仿真 1）将所画电路生成一个 symbol, Design——creat cellview——from cellview 2）新建一个 cell，调用此模块，并给其加上激励信号，设置信号源的形式及大小。 3）进入仿真环境，进行仿真。Tools——analog environment 选择模型文件 logic025.scs ，section 一栏填入 tt（典型的）。 填入仿真时间，注意时间应稍长，否则会产生较大的延迟，导致波形不正确。运行，得到波形如下： 4）以上分析，可以列出功能表如下： E D Q[n+1] QN[n+1] 1 1 1 0 1 0 0 1 0 0 Q[n] QN[n] 0 1 Q[n] QN[n] （五）画版图 将所给版图的尺寸缩小一半，并根据TSMC 0.25um 工艺的设计规则绘制版图。在绘制过程中，不能全部绘完再做DRC，应变绘制边做，有利于发现错误及时修改，节约时间。错误可在 ICFB 的窗口中看到，也可利用 verify-makers-explain 解释错误。直至DRC 检测时没有任何错误为止，DRC 检测结果如下： 最后绘制的版图如下： （六）将画完的版图与提出的电路做 LVS，看版图是否画得正确，修改版图， 直至LVS 没有错误为止。 四、总结 经过了这次课程设计，我学会了提取电路图， LVS，仿真，分析波形图，画版图和DRC 的基本操作和规则。在进行LVS 相关操作的时候，我花费