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会计学1FPGA结构与工作原理新 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模块 第1页/共31页 0000010100000101输入 A 输入 B 输入C 输入D 查找表输出16x1RAM查找表原理多路选择器第2页/共31页 3.4.2 CYCLONE系列器件概述CYCLONE系列器件是ALTERA公司的一款低成本高性价比的ＦＰＧＡ．结构●嵌入式阵列块（EAB）●逻辑阵列块（LAB）●快速通道（Fast Track）互联●I/O单元（IOE） 每个FPGA包含一个实现存储和专用逻辑功能的嵌入阵列和一个实现一般功能的逻辑阵列.第3页/共31页 逻辑单元（LE）FPGA结构里最小的逻辑单元。组成： 由组合电路和时序电路两部分组成 ●一个四输入LUT（查找表）； 函数发生器 ●一个可编程的具有同步使能的触发器；时序电路 ●一个进位链； 提供LE之间非常快的进位功能 ●一个级连链； 用于连接相邻的LE， 不占局部互连通道可以连接同一LAB中的所有LE和同一行中的所有LAB寄存器打包:LE有两个驱动互连通道的输出信号一个驱动局部互连一个驱动行或列的快速通道互连两个输出信号单独控制,可以用LUT驱动一个输出,寄存器驱动另一个,LUT 和寄存器可以作互不相关的功能,这一特性,称之为寄存器打包.注第4页/共31页 (1) 逻辑单元LE图3-36 进位链连通LAB中的所有LE快速加法器, 比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到 LAB中的下一个逻辑单元)进位链查找表LUT第5页/共31页 (1) 逻辑单元LE图3-37 两种不同的级联方式“与”级联链“或”级联链LUTLUTIN [3..0]IN [4..7]LUTIN [(4n-1)..4(n-1)]LUTLUTIN [3..0]IN [4..7]LUTIN [(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达 2.4 + 0.6x3=4.2 ns第6页/共31页 图2-34 Cyclone LE结构图 第7页/共31页 (1) 逻辑单元LE图3-35 LE(LC)结构图数据1Lab 控制 3LE 输出进位链级联链查找表 (LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4第8页/共31页 快速通道（FastTrack）输入输出单元（IOE）每个IOE包含一个双向I/O缓冲器和一个输入输出寄存器，可被用作输入输出或双向引脚由“行互连” “列互连” 组成，可预测延时性能。逻辑阵列（LAB） Logic Array Block由一系列相邻的LE 构成。 每个Cyclone LAB含10个LE ，相连的进位链和极联链，LAB控制信号和 LAB局部互连,LUT链和寄存器链。第9页/共31页 图2-37 Cyclone LAB结构 第10页/共31页 (2) 逻辑阵列LAB是由一系列的相邻LE构成的图3-38-FLEX10K LAB的结构图第11页/共31页 连续布线 = 每次设计重复的可预测性和高性能连续布线 ( Altera 基于查找表（LUT）的 FPGA )LABLE(3) 快速通道(FastTrack)第12页/共31页 (4) I/O单元与专用输入端口图3-39 IO单元结构图第13页/共31页 (5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。图3-40 用EAB构成不同结构的RAM和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1 数据宽度8,4,2,1地址宽度 8,9,10,11 写使能输入时钟第14页/共31页 EAB的大小灵活可变通过组合EAB 可以构成更大的模块不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8第15页/共31页 EAB 可以用来实现乘法器 VS非流