数字时钟设计实验报告.pdf

. 电 子 课 程 设 计 题 目：数字时钟 精选 . 数字时钟设计实验报告 一、设计要求： 设计一个 24 小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个 60 进制计数器分别完成秒计时和分计时；24 进制计数器完成时计时；采用 译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图： 译码器 译码器 译码器 时计数器 分计数器 秒计数器 (24 进制) (60 进制) (60 进制) 校 时 电 路 秒信号发生器 精选 . 图一 数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质 量。由振荡器与分频器组合产生秒脉冲信号。 ➢ 振荡器: 通常用 555 定时器与 RC 构成的多谐振荡器，经过调整输出 1000Hz 脉冲。 ➢ 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片 74LS290 进行级联，因为每片为 1/10 分频器，三片级 联好获得 1Hz 标准秒脉冲。其电路图如下： 精选 . 图二 秒脉冲信号发生器 （二）秒、分、时计时器电路设计 秒、分计数器为 60 进制计数器，小时计数器为 24 进制计数器。 ➢ 60 进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成 60 进制计数器。当 计数到 59 时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器 CD40110 设 计 10 进制计数器显示秒的个位 。个位计数器由 0 增加到 9 时产生进位，连在十位部计数 器脉冲输入端 CP ，从而实现 10 进制计数和进位功能。利用 74LS161 和 74LS11 设计 6 进 制计数器显示秒的十位 ，当十位计数器由 0 增加到 5 时利用 74LS11 与门产生一个高电平 接到个位、十位的 CD40110 的清零端，同时产生一个脉冲给分的个位。其电路图如下： 精选 . 图三 60 进制--秒计数电路 ➢ 60 进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成 60 进制计数器。当 计数到 59 时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使 分的个位加 1 ，利用十进制计数器 CD40110 设计 10 进制计数器显示秒的个位 。个位计数 器由 0 增加到 9 时产生进位，连在十位部计数器脉冲输入端 CP ，从而实现 10 进制计数和 进位功能。利用 74LS16