通信工程毕业答辩.pptxVIP

会计学1通信工程毕业答辩 目录课题研究的主要内容顶层电路软件实现时序仿真2总结第1页/共8页 3课题研究的主要内容 本次设计使用EP2C5T144C8N核心板最小系统设计一个RAM深度为128 bit，数据宽度为8 bit的异步FIFO电路，其外部接口如图1所示，接口说明如表1所示。复位后，通过读写使能控制读写操作。当写时钟脉冲上升沿到来时，判断写信号是否有效，有效则写入一个八位数据到RAM中；当读时钟脉冲上升沿到来时，判断读信号是否有效，有效则从RAM中把一个八位数据读取出来。当RAM中数据写满时产生一个写满标志，不能再往RAM写入数据；当RAM中数据读空时产生一个读空标志，不能再从RAM读出数据。管脚名称方向说明rstin复位，低电平有效wr_enin写使能，高电平有效rd_enin读使能，高电平有效wr_clkin写时钟rd_clkin读时钟fullout读空标志emptyout写满标志Data[7..0]out输入数据q[7..0]out输出数据表1 异步FIFO外部接口说明图1 异步FIFO外部接口第2页/共8页 4软件实现 为了降低亚稳态发生的概率，本课题将读、写地址转化为格雷码进行计数，由于格雷码是一种错误最小化编码方式，它在任意相邻的两个数间转换时只有一个数位发生变化，其发生亚稳态的可能性远低于自然二进制码，大大增加了电路的可靠性。另外，为了准确的判断存储器的空满状态，本课题使用5 bit的格雷码计数器，程序编译成功后生成的格雷码计数器模块如图3，本次设计使用D触发器二级同步将异步信号同步化，编译出来的同步模块如图4所示。虽然为了降低亚稳态发生概率而使用格雷码对读、写地址进行转换，但在双端口RAM进行存储和空满产生模块进行读写地址比较时仍使用自然二进制码，所以在异步地址信号同步后，仍需将格雷码地址转换回自然二进制码，模块如图5所示。图３ 格雷码计数器模块图4 同步模块图5 格雷码∕自然码转换模块第3页/共8页 5软件实现图６ 空满标志产生模块顶层电路图　　空满标志产生的基本原则是无论在什么情况下，都不会出现存储器对同一存储地址同时进行读写操作的情况，也就是存储器写满后不产生溢出，读空后不进行多读。空满标志产生模块的顶层电路如图6所示，编译出来的模块如图7所示。图7 空满标志 产生模块第4页/共8页 6顶层电路 本课题设计的异步FIFO的存储器是一个存储深度为128 bit，数据宽度为8 bit的双端口RAM，其外部接口详细如图8所示，此次设计所完成的异步FIFO顶层电路如图9所示。图8 双端口RAM外部接口图9 异步FIFO顶层电路第5页/共8页 时序仿真7 对于异步FIFO电路整体功能的时序仿真测试波形如图10和11所示，其中图10中输入的读时钟频率是写时钟频率的2倍，图11中输入的写时钟频率是读时钟频率的2倍。图10 异步FIFO系统时序仿真测试1图11 异步FIFO系统时序仿真测试2第6页/共8页 谢谢聆听！Thanks for listening！指导老师：汇报人：第7页/共8页