北大数字集成电路Verilog任务与函数.pptxVIP

北大数字集成电路Verilog任务与函数会计学第1页/共21页Verilog的任务及函数 结构化设计是将任务分解为较小的，更易管理的单元，并将可重用代码进行封装。这通过将设计分成模块，或任务和函数实现。任务（task)通常用于调试，或对硬件进行行为描述可以包含时序控制（#延迟，@, wait）可以有 input，output，和inout参数可以调用其他任务或函数函数(function)通常用于计算，或描述组合逻辑不能包含任何延迟；函数仿真时间为0只含有input参数并由函数名返回一个结果可以调用其他函数，但不能调用任务第2页/共21页Verilog的任务及函数任务和函数必须在module内调用在任务和函数中不能声明wire所有输入/输出都是局部寄存器任务/函数执行完成后才返回结果。 例如，若任务/函数中有forever语句，则永远不会返回结果第3页/共21页任务 下面的任务中含有时序控制和一个输入，并引用了一个module变量，但没有输出、输入输出和内部变量，也不显示任何结果。 时序控制中使用的信号（例如ck）一定不能作为任务的输入，因为输入值只向该任务传送一次。module top; reg clk, a, b; DUT u1 (out, a, b, clk); always #5 clk = !clk; task neg_clocks; input [31:0] number